利用P89C669的23 b的线性地址并采用CPLD外部扩展

    P89C669的存储器结构为哈佛结构，地址分配如表1所示。

    寻址8 MB的数据存储空间，需要有23 b的地址寻址能力，P89C669将传统51内核的P2高位地址时分复用，从而得到23 b地址寻址能力，时序图如图1所示，即当使用23 b地址时，ALE为高时，地址位A16～A22输出到P2.0～P2.6；ALE为低时，地址位A8～A14输出到P2.0～P2.6。无论ALE为何值，位地址A15都从P2.7输出。

 

    在本设计中，共需要得到设备选择信号如SRAM芯片M68AF127B的片选CS_RAM，2个FLASH ROM芯片SST29SF040的片选CS_ROM0，CS_ROM1，模拟多路选择器SN74LV4052的使能信号线CS_4052，另外还有一些控制信号线，这里就不一一介绍。

    实际上，P2口引入CPLD，就P89C669的23 b地址线而言，用来地址译码和少量的控制信号等主要是利用最高的几位，在本设计中，由于SST29SF040用到地址线A0～A18，所以CPLD的地址译码处理只能是利用剩下的A19～A22，这将在下文的CPLD的译码单元可以看到。

    A0～A7低地址采用74HC573进行锁存，A16～A18地址内容采用74HC574进行锁存，如图3所示。

 

    M68AF127B，SST29SF040，74HCA052的功能连接图如图4所示，74HC4052用于UART口的扩展，如图5所示。

 

3 EPM7032S的逻辑设计

    CPLD的设计采用原理图的方法进行设计，简便快捷，如图6所示，采用74374模块锁存P2口的输入信号，ALE反向后得到_ALE作为74374的锁存时钟线输入。

 

    对高位的地址线A19～A22进行地址译码，获得各芯片的片选线，如图7所示。

 

    如果不是对SST29SF040进行读写，则高位地址线A16～A18仍然可以利用，这里将其作为74HC4052的3个输入控制线A，B，INH，即图8中的A_4052，B_4052，CS_4052。
 

4 KeilC51平台的外部设备测试

    编写设备驱动程序是在KeilC51的平台上，由于利用了P89C669的23 b地址线，在C51的平台上采用指针读写设备很方便，这里给出读写SRAM芯片M68AF127B的C源代码例子，以供参考。

    以上3句为测试SRAM的测试代码，START_EX-TRAM为SRAM芯片的起始地址(可根据CPLD的内部设计进行相应的修改)，第2，3句分别是写、读数据的宏。

5 结 语

    利用P89C669的23 b的线性地址并采用CPLD扩展外部设备资源可以说是不错的一个方法，对外部设备的访问将显得更加简便，当然，在成本方面系统设计工程师也要加以考虑，并最终寻找一个性价比最高的方案。