s3c2440时钟与电源管理笔记

S3c2440时钟电源管理模块分为三个部分：时钟，电源，USB控制。

时钟控制逻辑可以提供s3c2440所需要的三种时钟: FCLK for CPU, HCLK for
the AHB总线设备, and PCLK for the APB总线设备。S3c2440有两个锁相环：一个可以为FCLK,

HCLK  ，PCLK提供时钟；另一个可以为USB模块提供48MHZ的总线时钟。时钟控制逻辑也可以在不使用锁相环的情况下产生低频时钟，并能通过软件选择是否为外围设备提供时钟。

S3c2440的电源管理模块可以激活四种状态：标准，慢速，空闲，睡眠模式。

标准模式；该模块为CPU和所有外围设备提供时钟。

低速模式：该模式锁相环关闭，直接用外部时钟（外接晶振的振荡器提供的或者外部标准时钟）做为FCLK使用。

空闲模式：只有CPU内核不工作，外围设备提供时钟。

睡眠模式：内部电源关闭。可以通过外部中断EINT0-15或者RTC的警报中断唤醒。

二、时钟体系结构

1主时钟源来自一个外部晶振或者外部标准时钟时钟。时钟发生器包括一个连接到晶振的振荡器和两个锁相环。

2下图标表示模式控制管脚的组合状态和时钟源选择的关系，在复位信号nRESET的上升沿

给定OM3 and OM2的管脚状态后内部（我理解的是硬件）会自动锁存OM[3:2]的状态
 

。

值得注意的是：尽管MPLL会在系统复位后启动，但是在软件配置MPLLCON寄存器之前MPLL的输出不会用做系统时钟，此时外部时钟或者外部振荡器提供系统时钟。切记：即使你不想改变寄存器默认值 MPLLCON寄存器也必须配置重新配置

3 MPLL输出频率计算公式：                                         

Mpll = (2*m * Fin) / (p * 2s)
m = M (the value for divider M)+ 8, p = P (the value for divider P) + 2

M,P均为MPLL分频器的参数.

4 时钟控制逻辑

时钟控制逻辑决定了是直接使用外部时钟还是使用MPLL输出作为系统时钟。当MPLL被配置后系统会插入一段自锁时间来使得FCLK暂时无效，直到MPLL输出稳定。这一过程也会在系统上电和从睡眠模式唤醒是激活。

5 系统上电（启动）

具体描述：晶体振荡器会在几个毫秒后起振。图中OSC信号稳定后，当nRESET信号为高电平释放复位线后，锁相环会根据默认的配置情况进行工作。然而系统上电时，锁相环总是不稳定，所以，在对PLLCON配置以前，设计者直接采用外部时钟作为FCLK。直到软件设置了新的值在PLLCON里面。在自锁时间（LOCK TIME）过后，可以直接配置MPLL输出作为FCLK。

6 PLL配置

用户可以通过改变PMS的值来获得新的频率设置点如下时序：

USB时钟控制

USB主机接口和USB设备接口都需要48MHZ的时钟。在s3c2440中USB的专用PLL(UPLL)为USB提供48MHZ时钟。以下是USBCLK和UPLL状态的参考列表：

7 FCLK, HCLK, and PCLK

简要说明一下：

FCLK是对ARM920T内核提供的；

HCLK用于AHB总线常见于基本的控制寄存器，USB主机模块和DMA。

PCLK提供给APB总线。通常外围设备会用到比如IIC,IIS,PWM,ADC,UART等等。

S3c2440支持FCLK, HLCK and  PCLK.分频比例的选择。该比例决定于CLKDIVN控制寄存器的HDIVN和PDIVN位。以下是对CLKDIVN控制寄存器的配置情况：