verilog同步复位PK异步复位
2015-01-16 来源：51hei
时钟和复位是FPGA中关键，下面是特权写的，复制以备找工作~~~
同步复位：
1.复位信号只有在时钟上升沿到来时，才能有效。
2.代码为：
always@（posedge clk）
if ( !rst_n )
....
else
....
异步复位：
1.无论时钟沿是否来到，只要复位信号有效就对系统复位。
2.代码为：
always@ ( posedge clk or negedge rst_n )
if ( !rst_n )
....
else
....
优缺点：
同步复位优点：
1. 有利于仿真 2. 100%为同步电路 3. 可以滤除高于时钟的毛刺
缺点：
1. 复位信号有效时长要大于时钟周期，同时还要考虑电路延时
2. 大多数的逻辑器件只有异步复位接口，使用同步复位需要耗费较多的逻辑资源
异步复位优点：
1. 节省资源 2. 设计简单 3. 可以使用专用的复位端口CLR
缺点：
1. 在复位信号释放时，如果在时钟沿附近容易导致寄存器输出出现亚稳态
2. 复位信号容易受毛刺的影响
同时获得两者的优点：异步复位，同步释放
代码为：
always@（poseedge clk or negedge rst_in）
if ( ! rst_in )
begin
rst_buf <= 1'b0;
rst_n <= 1'b0;
end
else
begin
rst_buf <= 1'b1;
rst_n <= rst_buf ;
end
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