STM32 MCU通过STM32CubeMx配置NVIC怎么没有中断子优先级选项

1、使用CubeMx配置NVIC时为何不见子优先级选项？

有些STM32用户，尤其是那些用过基于ARM Cortx-M3/M4/M7内核的STM32 MCU的用户，在使用基于M0/M0+内核的STM32系列并通过STM32CubeMx进行NVIC配置时，不难发现一个问题，那就是怎么没有中断子优先级【或称响应优先级、副优先级等】的配置？！【当然，很多时候我们或许没有关注子优先级】如下图所示，只看到抢占优先级的配置，看不到子优先级的配置项。

上图是我基于STM32L0系列芯片的配置，该系列芯片是基于ARM Cortex-M0+内核的。我们再看看下图的NVIC配置页面，显然可以看到抢占优先级【PreemptionPriority】和子优先级【Sub Priority】的配置项及相关信息。

上图是我基于STM32G4系列芯片的NVIC配置页面。该系列的内核是ARM Cortex-M4。

当我们使用STM32系列芯片并通过CubeMx图形化工具进行NVIC配置时，相应界面有无子优先级的配置，取决于该系列芯片所用的ARM Cortex内核。如果说所用STM32系列是基于ARM Cortex-M0或M0+内核的，在进行NVIC配置时是没有子优先级可以配置的。

ARM Cortex-M0或M0+内核的中断优先级控制寄存器实际有效位就是2位，全部用来对各个中断/异常做抢占优先级配置，不额外划分子优先级的配置。

也就是说，基于ARM Cortex-M0或M0+内核的STM32 MCU的NVIC配置不会有子优先级的概念和配置，对于优先级可配置的中断而言，总共就4个可抢占优先级。下图是基于ARMCortex-M0或M0+内核的STM32系列展示。当然，STM32系列涉及的内核很多，远不止下面这些，还有M4/M7/M33等。

而ARM Cortex -M3、M4、M7内核的中断优先级配置寄存器的有效位为4位，同时还可以基于该4位做优先级的分组，进而引出抢占优先级和子优先级。

2、为什么基于STM32G0、STM32L0系列芯片里有VTOR而STM32F0系列又没有？

用过STM32G0、STM32L0系列芯片并做过IAP操作时，会发现该芯片里是有VTOR中断矢量偏移控制寄存器的，可基于M0内核的STM32F0系列芯片里却没有！

其实，M0核与M0+核是有诸多差别的。STM32G0、STM32L0是基于M0+而来，而STM32F0系列是基于M0核而成。基于M0+的STM32芯片里都有VTOR寄存器，而M0核里根本就没有它。

知道了这点,就不难理解基于STM32F0芯片做IAP时有些地方跟其它系列明显不一样。F0系列里要做一次矢量表的拷贝操作。

3、为什么基于Cortex-M3/M4的STM32芯片组织的用户代码移植到基于Cortex-M0/M0+的STM32芯片时为何会发生对齐错误？

这是因为基于Cortex-M3/M4的STM32芯片对数据访问的对齐要求不那么严格，即使非对齐访问也可以支持，当然可能会牺牲访问效率。而对于Cortex-M0/M0+的芯片则明确不支持对数据的非对齐访问。显然，我们设计代码时尽量遵循对齐访问便于移植。

因为内核的差异导致我们在应用上的误解或误用，这也是常有的事情。我这里刚好就最近某STM32用户咨询的问题稍作整理，顺便做个简单分享。

下面是部分Cortex-M内核的NVIC特性差异对照表，有兴趣的话可以看看。

该表格是我从The Definitiveguide to ARM Cortex-M0 and ARM Cortex-M0+ Processors文档里提取而来，分享给大家算是借花献佛。

4、能不能在CubeMx配置界面将DMA中断的默认使能关闭？

这里再顺便分享一个跟CubeMx配置有关的话题。目前来看，我相信对不少人还是有帮助的！

我们在使用CubeMx对STM32芯片做初始化配置过程中，当开启某些外设的DMA功能时，CubeMx会默认开启相关DMA的中断使能。说实在，这个做法很多时候是必要的、有用的。但有时我们可能并不需要开启相关DMA中断，甚至会因为这个默认开启而给我们带来调试上的困扰。

有些人不知如何基于CubeMx配置界面来关闭这个默认的DMA中断使能。其实很简单，就在上面提到过的NVIC配置界面里，将Force DMA channel…前的勾选项拿掉即可。见下面操作流程示意图。