小女子做的课题,初次接触FPGA的设计
用的是Quartus2的平台运行,综合编译已通过,但是时序仿真出了错:说是目标芯片不适用。
求各位大侠能指点指点,给出合适波形发生器的芯片型号,先在此谢过
下为VHDL开头部分程序:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity mine4 is
port(clk:in std_logic;
set,clr,up,down,zu,zd:in std_logic;
posting:in std_logic;
u0,d0,sw:in std_logic;
ss:in std_logic_vector(3 downto 0);
sss:in std_logic_vector(4 downto 0);
Data3,Data2,Data1,Data0:in std_logic_vector(3 downto 0);
p180:out std_logic;
lcd:out std_logic_vector(7 downto 0);
shift:out std_logic_vector(3 downto 0);
dd,a:out std_logic_vector(7 downto 0));
end mine4;
如能详细指点,私下Q聊
版主贴主早上好!
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LY61q3IpQSQ1Vg5YHUDqj回帖是一种美德!X8hKrTlRJbzycMURPyQYA
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介+绍:
P5OXSsPwxpktVRoUqP4W0
1)可录制上网记录,截获Http信息。
2)利用截获的Http信息自动生成命令(Page,拖拽即可完成)
3)执行命令,模拟浏览器向Web服务器发生命令。
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169feBTzSV1IcMjEsSdKt
ALTERA,XILINX,Lattice 这三家都有资源非常丰富的FPGA。
另外楼主 看看这个网页:
http://www.nuedc.com.cn/news.asp?bid=3&sid=18&id=55
全国大学生电子设计大赛的官网是:
http://www.nuedc.com.cn/
先多谢你的回复,我查了下,有做过正弦波的的信号发生器
和我这个课题要求不大同,不过你给我指点了一个很好的途径
那么资源较丰富的芯片都是ALtera系列里的吗?
唉,我只是硬件方面的菜鸟,希望举出些资源丰富的芯片型号
大部分芯片应该都可以的,你的问题应该是Quartus2设置的问题。
我Quartus2里没有ALTERA,XILINX,Lattice 系列的芯片
我这个设计只需要做到仿真成功就可以,不需要拿真的芯片做电路测试
所以不用去买的。怎么办呢
如果你需要rom,或者buffer的话,最好不要写成ram[7][0]这种,而是直接用它提供的ip核例化出存储模块来使用,否则,确实会导致占用资源过多而导致fitting的时候报错。
嗯,有道理。那照你所说的,我具体操作怎么来?就是如何才能ip核例化出存储模块
我很菜的,求指点
好熟悉的题目,
楼主找下 1997-2003等年的全国大学生电子设计大赛的 相关资料吧,
里面好像 就有“多功能波形发生器波形发生器”,并且有好多优秀的学生 就是采用逻辑IC实现的。
很代码和相关设计文档,非常值得参考。
至于楼主这个具体问题,是否因为你选择的器件 对应的逻辑单元、资源不够,可以选取一片资源比较丰富的FPGA试试吧。
综合能过就不是你芯片的问你,再请问你用的是什么芯片?
我用的是Cyclone系列的EP1C6Q240C8
另外提下综合没有error但是有72条警告都是类似于:Warning: Reduced register "ram[7][0]" with stuck data_in port to stuck value GND
有没有关系呢?
用Quartus II里Tools中MegaWizard Plug-In Manager就可以,按步骤和你自己的需求做
如果是RAM或者buffer的设计在memory compiler中
你编译时,统计出你占用多少资源呢?EP1C6Q240C8将近六千个LE,很强大的,应该没那么夸张就用完了吧?个人认为你仿真设置有些问题,建议查查看
同意shenshunxiao的看法啊
仅仅是个DDS,怎么会那么夸张啊