[求助] 数字信号线上为什么有一个串联小电阻？（DC2222A LTC2500）

专家您好，

我看了 DC2222A （LTC2500 的评估板）的原理图，发现所有（比如在 FPGA 与 ADC 间的）数字信号传输线上无一例外都有一个 33Ω 串联电阻（甚至包括时钟线），如下图所示：

这个数字电路时钟信号约 50MHz，ADC数据手册特别提到使用 low-jitter 时钟源。

请问：

这个 33Ω 电阻的作用是什么？（师兄说是用来防止过冲，不过我认为鉴于 io 接收端的 Ci 为 pF 量级，这个作用应该可以忽略吧）   

答案总结：

首先感谢论坛专家的回答，给了我启发和指导。但这些回答仍不够具体。

最近我在 Xilinx 官方文档： <ug471_selectIO_Kintex_7_FPGA> 中，看到了官方的解释。因此，将此问题的答案进一步地拓展、补充，如下：

> Chp: Supported I/O Standards and Terminations

     > LVCMOS (Low Voltage CMOS) 

上图中展示了 LVCMOS 的三种推荐的“匹配方式” （匹配，即阻止了信号波形在端接处的反射，从而快速达到信号的稳定），从上而下依次为：

    1.不做匹配（最简单，KC705中大多数IO也是这么处理的，可能 Xilinx 认为非高性能的 IO 口并不需要匹配处理）；

    2. 始端匹配（我认为就是本问题的标准答案）；

           为什么串联的“阻尼电阻 RS ”选择为33、22Ω而非标准传输线阻抗50Ω？因为 RS 的作用是和 LVCMOS 的输出阻抗 RD 相加，从而达到和传输线 Z0 相匹配的目的。

    3. 终端匹配

            需要电阻拉到 GND 或 电源平面，好处是抑制了信号的第一次反射，SI 性能最好（存疑，欢迎指正？），缺点是比始端匹配复杂一些，有直流功耗。

自此我的问题的答案也就清晰了：

DC2222A 中使用的是“始端匹配”；匹配电阻的选取 + 输出端口的 输出阻抗 = 传输线特征阻抗；始端匹配可以防止信号回到输出端口时发生二次反射，造成振铃等不稳定的现象。

进一步拓展，对于双向 IO 口，则只适合 不匹配 或 终端匹配， 不适合 始端匹配。如图

最后再抛出一些细节上的问题，如果您感兴趣欢迎交流讨论：

1. Xilinx 的各种手册中我没有看到 输出端口的输出阻抗 的参数，始端电阻的取值选取是否只推荐通过测试的方法？

2. 我应该选取哪一种匹配方式，是否有更清晰的标准和界限？

再次感谢！

该电阻在高速数字电路中必须，用于阻抗匹配、抑制信号反射以保证信号质量。

实际体现可以用示波器测下信号线有无22欧姆或者33欧姆的眼图，这样更能理解该电阻作用

该串联电阻最主要的作用是抑制信号反射。

阻尼电阻，FPGA或DSP的时钟线上，比较常用10Ω、22Ω、33Ω，PCB布置时要靠近IC端放置

同答，阻尼电阻。原理就是阻抗匹配。

谢谢！

不过还是有点困惑需要请教：

1. 一般的高速传输线特征阻抗 50Ω ，常见的阻尼电阻值为何没有这一种？22、33 Ω 是需要根据经验或者测试来得到的数值吗？

2. “靠近 IC 放置”，是指靠近信号发送端吧？

最后，我仍然好奇他的原理，百度“阻尼电阻”没有搜到相关技术文章，而论坛中的回答只提出了粗略的概念。能否指点一下有什么可供参考的资料？

再次感谢！

谢谢，我很好奇具体的原理，能解释一下如何阻抗匹配吗？

（因为该电阻是串联，和常规的终端、始端匹配连接方法不同，且阻值也只有33欧。）

或者能否推荐一些有助于深入探究的参考资料。谢谢！

信号源的内阻和接收端的电阻相等时，信号源的输出功率最大。

信号完整性分析里有这方面的介绍

网上也能查出来的

信号完整性，里面介绍阻抗匹配对高速信号的影响很大，你可以参考下