[原创] Altium PCB添加平衡铜/盗铜的方法(依旧是简单粗暴)

最近画的板子遇到了PCB残铜率不足的问题，一般想法也是用整板覆铜的方法来填满空旷的区域，但是这个会带来很多碎铜，特别是表层有元器件，覆铜会产生更多碎铜，但是不覆铜又会导致残铜率低，板厂的说法是残铜率过低会导致PCB外层电镀时电流不均衡，后果就是铜箔厚度不均匀，内层残铜率过低会影响多层PCB的压合效果。这个时候还有一种解决办法，就是使用平衡铜，类似下面这块PCB，平衡铜就是表面这些填充了空白区域的小方块铜皮。

看网上有人说cadence和PADS professional有提供创建盗铜的功能，唯独没有提到AD，心里隐约有些不爽。AD官方提出过一种创建盗铜的方法，但是步骤比较繁琐。其实还有一种极其简单粗暴的方法可以实现创建盗铜。

AD创建平衡铜方法:

1. 首先在PCB上创建一个新的net，可以暂时命名为 “平衡铜”（辅助后面的DRC检查）

2. 创建一个Fill (或者free pad, region都可以)， 并将它的网络修改为刚才创建的"平衡铜"

3.  关掉online DRC所有选项（防止操作时触发DRC，造成卡顿），然后复制这个Fill,  接着用带网络特殊粘贴和X/Y阵列粘贴将Fill粘贴成面积和PCB相当的阵列

4.  全部选中新粘贴的Fill，将阵列挪动到PCB上，然后开始DRC检查，只需要检查间距规则，将DRC数量限制改为100000个

可以看到很多DRC错误

5.  打开 views -》panels -》PCB rule and violation选项卡，看到很多DRC信息。 然后跳转到筛选器，只选择FIlls, 然后全选下面的DRC信息，就会把产生DRC的所有元素都MASK，直接在板子上框选fills，直接删除，OK 。

再删除PCB板框外的铜块：

面积相对比较大的还是大面积覆铜比较好吧，这种都是一个一个的碎铜啊

看情况，有些情况下整板铺铜会出现很多分散的碎铜，会带来EMC问题了，这种情况下就用方块铜阵列

学习了，平时画的板子都是相对简单的，一般都是采取整版覆铜，然后碎铜通过过孔连接的方式

担心覆铜过于稀碎，可以通过规则设置来避免啊，例如增大覆铜与电气对象的间距，或者删除面积小于指定值的死铜。

为什么你坚持认为覆铜会带来EMC问题？覆铜如果对EMC没有带来帮助、只造成危害，说明系统的接地设计不良、覆铜没有接在恰当的参考平面上。

对这种问题规则是没有用的

对这种情况怎么样用规则来避免？ 反正我是想破头都想不出来，有什么规则能解决这个问题