[原创] 【大学生电子竞赛题目分析】——2023年H题《信号分离装置》

今年的大赛已临近落幕，笔者打算陆续对几个熟悉领域的题目作一番分析与讨论，今天首先分析H题。

网上有一些关于H题的分析，许多都是针对盲信号分析的。然而本题具有明确的信号频率范围，明确的信号可能频率，明确的信号波形，明确的信号幅度比，以及明确的信号数量，因此完全不需要采用盲信号分析。况且竞赛参与对象是大学三年级的本科生，要他们进行盲信号分析实在是有些勉为其难了。

其实，除了个别地方的表述不够严谨外，这个题目设计得很有水平。从基本要求到发挥部分，设计难度层层递进，既可以简单完成最基本的部分，也需要深思熟虑才能完成发挥部分。

下面笔者以适合大学本科生的层次，对H题进行分析。抛砖引玉，欢迎大家指正。

一、任务

设计并制作信号分离装置，如图所示。一台双路输出信号源输出2路周期信号A和B（频率范围：20kHz~100kHz，且f_A＜f_B；峰峰值均为1V），经增益为1的加法器产生混合信号C，信号C通过分离电路分离出信号A’和B’。要求信号A’和B’相比信号A和B波形无失真，A’和A、B’和B的波形在示波器上能连续稳定同频显示。

二、要求

1．基本要求

（1）制作增益为1的加法器，实现C=A+B。

（2）信号A和B均为正弦波，f_A =50kHz，f_B =100kHz。要求装置能正确分离出信号A’和B’，且峰峰值均不小于1V。

（3）信号A和B均为正弦波，频率分别为10kHz的整数倍。要求装置能正确分离出信号A’和B’，且峰峰值均不小于1V。

2．发挥部分

（1）信号A和B分别为正弦波或三角波，频率分别为5kHz的整数倍。要求装置能正确分离出信号A’和B’，且峰峰值均不小于1V。

（2）发挥部分（1）中，信号A和B均为正弦波，且f_B是f_A的整数倍。要求装置能设置并控制信号B’与A’的初相位差，范围0°~180°，设置分辨率5°，误差绝对值不大于5°。

（3）其他。

三、说明

（1）预留信号A、B、C、A’和B’测试端口。

（2）“加法器”为独立电路板，由移动电源供电，其与“分离电路”只有信号C和地线连接，两者不得存在其他连线或通信方式，否则不予测试。

（3）“分离电路”可配有唯一1个启动键。每项信号分离测试时，设置信号源参数过程中不允许触碰“分离电路”，参数设置完毕后，允许按一次启动键，后续无人工干预。信号分离时间不大于20s。

（4）发挥部分（2）中，令信号A’为sinωA’t，信号B’为sin(ωB’t+φ)，本题定义φ为信号B’与A’的初相位差（参见下图）。测试时，设置信号源参数和初相位差后，允许按一次启动键，后续无人工干预。完成时间不大于20s。

（5）“稳定同频显示”的测试方法：设置信号A为示波器触发源，调节水平扫描速度使得示波器上显示4~8个周期的信号A波形，此时观测信号A’波形应与信号A同频率、不失真，稳定显示不漂移。

题目分析与方案设计

本题目要求从一个混合信号中得到两路不同频率的信号，随着题目要求的展开，实现的手段有很大的不同，下面逐一进行分析。

基本要求(1)是一个简单的加法器，说明中要求采用独立电源供电大概是为了避免通过电源传输信息。其实如果不是规定了增益，此加法器完全可以用纯电阻构成无源加法器，不需要电源。

基本要求(2)要求分离两个频率相差1倍（50kHz与100kHz）的正弦信号，这个要求用两个模拟滤波器可以轻松实现。

基本要求(3)也是要求分离两个正弦波，但是两个信号的频率范围是20kHz~100kHz，频率差是10kHz，所以最坏的情况是f_A=90kHz、f_B=100kHz，这种情况下由于两个信号频率的相对距离很近，用滤波器分离稍有难度，必须采用具有陡峭边沿的椭圆型滤波器。又由于两个频率对于分离电路来说是未知的，所以还需要在分离电路中对输入信号进行FFT分析。得到两个信号频率后，采用程控滤波器构成高阶椭圆滤波器，才可能完成任务。但是由于很多集成程控滤波器（开关电容滤波器）的工作频率上限与Q值都有较大的限制，所以该程控滤波器将是电路设计中的一大难点。

发挥部分(1)规定了两个信号可以是正弦波，也可以是三角波。频率范围为20kHz到100kHz，两个信号的频率间隔是5kHz的整数倍。

这个要求是无法用滤波器实现的。因为三角波的频谱由基频与奇次谐波构成，若f_B恰好等于f_A的某高次谐波频率，那么这两个信号混合后将无法被滤波器分离。再说，即使不出现上述情况，三角波也无法通过单个滤波器获得（因为要考虑第二个信号，滤波器的带宽受限制），也不可能通过多个滤波器得到其各谐波分量后再组合（因为很难保持各谐波分量之间的相位关系）。

所以要实现发挥部分(1)，唯一的手段是信号重建，即先通过对输入信号的频谱分析得到两个信号的基频以及它们的波形，然后设法重建这两个信号。由于题目规定了输入信号的频率范围为20kHz到100kHz之间、5kHz的整数倍，又规定了输入信号只有正弦波与三角波两种波形，所以这个频谱分析还是比较容易做的。具体做法是：先找到两根最高的谱线，它们就是两个输入信号的基频。然后在这两个基频的3倍、5倍等奇次谐波处观察是否存在谱线（高度应是基频的1/9、1/25等），若有则该信号为三角波，若无则为正弦波。

有难度的是信号重建部分。最容易想到的方法是用DDS、PLL频率合成器、或单片机直接产生一个重建信号。但是这个方法的一个致命缺陷是由于原始信号与重建信号之间的基准频率存在不可避免的误差，所以重建信号的频率与原始信号频率不完全相同。题目要求“稳定同频显示”，而按照上述方法重建的信号在显示时会有缓慢的漂移现象。

要做到完全的频率同步就避不开锁相环同步电路。具体地说还有几种不同的解决方案。

第一个方案是将程控滤波器与锁相环结合，其结构框图如下（图中只画出一路信号，实际电路中有相同的两路）。

此方案中的锁相环可采用经典的PFD鉴相器的集成锁相环电路，例如74HC4046。方案中第一个程控滤波器的作用是获得输入信号中的基频信号，整形后产生矩形波作为锁相环的输入参考频率。由于此信号的波形并无很严格的要求，只要采用陷波器（notch）电路将不需要的那个频率稍作衰减即可，所以此滤波器的设计与制作较为简单。

下图是一个滤波的例子。其中红色波形是两个相同幅度正弦信号的叠加，C=Asin(3ωt)+Bsin(5ωt+φ)，蓝色波形是将B信号陷波衰减10dB后的叠加结果，黑色波形是将A信号陷波衰减10dB后的结果。显然，滤波后的信号再经过一个滞回比较器，得到的矩形波的平均频率就是需要的参考频率。尽管此信号的瞬时相位有较大的抖动，但是锁相环具有很好的相位平均作用，所以锁相环的输出频率将严格与原始信号同步。

锁相环的输出为方波信号，经过积分后成为三角波信号，再经过低通滤波器就成为正弦波信号。低通滤波器的截止频率应该根据输出频率改变。由于三角波的幅度受频率影响较大，可以考虑将频率分段，然后根据输出信号频率切换积分电路的积分电阻或积分电容。

第二个方案也是将锁相环与程控滤波器结合，但是省略了上一个方案中稍具困难的第一个滤波器，直接由锁相环完成窄带滤波器的功能。

此方案中锁相环的鉴相器由乘法器构成，压控振荡器附带有振荡频率辅助控制功能。

设输入的混合信号为C=Acos(ω_At)+Bcos(ω_Bt)，压控振荡器的反馈频率为f_vco，则乘法器的输出信号中包含 |f_vco ± f_A| 与 |f_vco ± f_B| 的基频成分以及 |mf_vco ±nf_A| 的高次谐波成分。假设VCO的输出频率为f_A，则f_vco - f_A是一个直流分量，其直流电压与两个信号的相位差成比例，而其余分量均为交流分量。鉴相器的输出经过环路滤波器后，所有交流分量被衰减，直流分量用于控制VCO，经过负反馈作用使得锁相环锁定。若VCO的输出频率接近f_A但不等于f_A，则由于锁相环的频率牵引作用，最后也会达到锁定状态。这种情况下，锁相环等效为一个带宽极窄的窄带滤波器。

工作在这个状态下的锁相环，一定具有很窄的闭环带宽，所以它的捕捉范围是很小的。为了能够锁定在预定的频率，需要将VCO的初始频率设定在预定的锁定频率附近，VCO的整个振荡频率范围也要控制在一个较小的范围内，否则有可能无法锁定，也可能锁定在错误的频率上。但是题目要求的重建信号的频率范围是很宽的，为了解决这个矛盾，方案中设立了振荡频率辅助控制。当通过FFT分析得到输入信号中的两个基频频率后，就通过该辅助控制端口将VCO的中心频率调节到需要锁定的频率，锁相环便可以迅速进入锁定状态，所以是一个辅助锁定电路。

根据采用的VCO的结构不同，该辅助控制可以对VCO注入电压或电流的方式实现。例如对于最常见的HC4046锁相环来说，该芯片中的VCO部分是通过改变引脚12的外接电阻来改变定时电容的充放电偏置电流的，只要如下图在外部用一个压控电流源代替电阻，就可以单片机的DAC输出电压控制VCO的中心振荡频率。

比较上述两个方案。第一个方案可以直接使用集成锁相环芯片，但需要一个将输入混合信号作粗分离的程控滤波器。第二个方案不需要那个滤波器，但是需要自行构建具有频率辅助控制的锁相环。对于滤波器熟悉的可以选择第一个方案，熟悉锁相环结构的可以选择第二个方案。

最后讨论发挥部分(2)。该条要求装置能设置并控制信号B’与A’的初相位差，范围0°~180°，设置分辨率5°，误差绝对值不大于5°。

首先要吐槽的一点是，竞赛的题目出得不够严谨。题目的说明(3)对于分离电路的描述是：“分离电路可配有唯一1个启动键。每项信号分离测试时，设置信号源参数过程中不允许触碰分离电路。参数设置完毕后，允许按一次启动键，后续无人工干预”。然而发挥部分(2)要求设置分离后的信号B’与A’的初相位差，由于没有任何通道可以传递此控制信息，所以此项测试前势必要“触碰分离电路”，这就构成了矛盾。在竞赛中许多参赛者就此质询组委会，组委会一开始有回答说在原始信号A与B那里设置，后来的正式答复中没有直接答复此质询，但是解释说可以在装置中增加按键，实际上是默认在分离装置上进行此项设置。

比较容易想到的一个方案是利用移相器实现输出信号的相位移动。然而对于此题目来说，采用移相器并不是一个好的选项，这是因为移相器比较适合于固定频率信号的移相，而本题的输入信号频率可以在一个较大的范围内变动，在这种情况下就要用程控滤波器实现移相，无论电路的复杂程度以及移相的精度等都是不合适的。

还有一个实现方法是在锁相环内移相。具体做法是在环路滤波器的输出叠加一个直流电压。锁相环的VCO由于受到此叠加电压的影响，其输出将产生一个相位改变，可以达到移相的目的。然而此方法在本题内也不合适，因为乘法器的鉴相范围较小，达不到题目要求的180°。

对于本题目来说，可以直接将锁相环输出通过数字逻辑移相，下图是一种具体实现的结构：

此方案中，锁相环的电路结构以及波形变换部分的电路结构均与前面方案的一致，不同的是在B通道中加入了反馈分频以及输出计数与译码电路。

由于要求移相分辨率为5°，所以令B通道的锁相环输出信号为输入信号的72倍频（最高频率为7.2MHz），然后通过一个0~71计数器计数，计数器的输出通过译码器译码，其中36个连续计数值（例如0~35）译码输出为1，另外36个连续计数值译码输出为0，那样译码器的输出频率还是与输入的B信号相同。但是只要改变译码器的起始点。例如改为1~36输出1，37~0输出0，则输出相位就改变了5°。由于此计数器在A通道输出信号的上升沿被强迫复位，所以其相位移动是相对于A’信号的，最大误差为计数器的一个时钟周期，即5°，满足题目要求。

整个计数译码电路有点复杂，可以直接用单片机完成此功能。也可以根据上述原理改用其他逻辑结构。

老师辛苦啦！！讲解的非常清楚。前面我们整理这个题目的时候还真是整的盲信号分离的。当时就想着要整这个很难啊。

看到这个题，能否使用完整的数字算法分离信号，AD采样转换成数字量，然后进行信号分离，然后再DA输出，是否可行

如果没有题目中那条“稳定同频显示”，此方法是可行的。但是要做到“稳定同频显示”，此方法是不行的，因为处理器的时钟不可能与发送端的时钟完全同步，所以用锁相环同步就是唯一的方法。

当然也可以用软件锁相环，但这时需要加入软件锁相环的算法，还需要速度更高的ADC的支持。

到位，还是大佬能抓住重点，数字处理有优势，并不适应所有场合

老师你好，我看网上有另外一种是利用乘法器将C和B'信号相乘后获得的波形经过低通滤波再通过过零比较器转成方波采集到的频率就是对应的dds补偿。这里面具体的波形跟信号是什么可以讲讲吗

没看过那个网站。不过从你的描述可以知道是怎么回事。

C包含AB两个信号频率，B'的频率是B+deltaB，C乘以B'，滤除所有高频成分后，剩下最低频率的信号就是deltaB。所以用这个deltaB去矫正输出信号理论上是没有问题的。但是实际上如何弄？我没有看到文章，猜想是通过软件矫正，那么差不多就是软件锁相环了

没有听说过。可以问组委会。