[原创] 【 国产FPGA安路 高集成低功耗SF1系列FPSoC】 第5篇 简单的计数器和D触发器设计

 

简单D触发器的设计

 

D触发器功能是在时钟的上升沿(在时序电路设计中经常使用时钟的边沿，即上升沿与下降沿，上升沿为时钟信号由低变高的跳变，下降沿为时钟信号由高到低的跳变)，把D触发器的输入送到输出

module gate( d, q, clk);

input d;

input clk;

output q;

reg q;



always @(negedge clk )



begin

q <= d;

end





endmodule

 

 

 

 

 

按下拉低

 

d-H3-key0

clk-H2-key1

q – J4 – LED_R

 

 

KEY1按下，出现一个下降沿

把KEY0的值，未按下为1，送到LED 亮

按下key0 值为0，松开key1 重新按下KEY1  LED灭

 

 

简单计数器的设计

 

计数器作为时序电路的基本器件，是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数

 

module Counter(output reg [2:0] counter,

input clk,

input up_down,

input reset);



always @(negedge clk or negedge reset)begin

if(~reset)

counter <= 0;

else begin

if(~up_down)

counter <= counter + 1;



end

end

endmodule

 

当按键按下，计算CLK的时钟数

CLK配置为KEY

UP_DOWN配置为KEY

COUNTER配置为3个LED灯

当UP_DOWN按下后，没按一次CLK的KEY，LED灯从001到111开始亮灯

 

 

 

请问安路用的什么开发软件

 

TangDynasty软件，简称TD