求助！VHDL和Verilog HDL的问题

本人稍微学过一点VHDL,不过发现很多人用的是Verilog HDL。
没有具体计较过，是不是Verilog HDL更加简便？企业里是不是用得更多呢？
请有经验的蝈蝈指导一下，谢谢

这两个语言没有本质区别 除了语法关键字

但是Verilog的描述能力更强，在中大型设计中有优势，大公司用的多一些

感觉初学还是Verilog 和c语言相近比较好懂 VHDL就比较难了 不过在中国大学里面还是以VHDL为主 大型的设计项目还是用VHDL 主要是因为这是美国国防部早期做的一个标准，当然现在公司或者其他用Verilog的比较多吧，

会用VERILOG。能看懂VHDL

谢谢楼上几位老兄。