要用verilog HDL 写一个简单的数字分频器,请各位大虾给下代码参考

7628950   2008-12-4 12:39 楼主
测试频率为10HZ~9999.9HZ
误差在0.05HZ之内
输入口:
测试信号:clkx
标准时钟信号:clk,

回复评论 (3)

需要几分频?占空比要求多少?很简单的问题啊,是作业吧
点赞  2008-12-4 21:53
如果是方波的话,直接用计数器计高电平和低电平的时间,几个周期后取平均求倒数就可以了。
如果是正弦波的话,可以用AD后做FFT变换;也可以直接用比较器将起转换为方波后按方波处理。
点赞  2008-12-4 21:57
其实就是编个计数器
点赞  2008-12-4 23:21
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