[讨论] 关于verilog的问题

请帮我分析个程序吧
我用40M晶振，那一个时钟周期就是25ns
clk为输入，ledout为输出，想每一秒让ledout的电平变化一次
程序编译都通过了，但就是下到实验板上后灯不闪
请指教

module delay1s(clk,ledout);
output ledout;
integer count1,count2;//integer为32位带符号整型变量
//reg[7:0] count1,count2;
input clk;
reg ledout;
always @(posedge clk)//当clk上升沿到来时执行
  begin
    count1=count1+1;
  if(count1==40000)
    begin
      count2=count2+1;
      if(count2==1000)//40000*1000*25=1,000,000,000ns=1s
         begin
           ledout=!ledout;
            count1=0;
            count2=0;
         end
   end
  end
endmodule

Re: 关于verilog的问题

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