求助

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY count IS
PORT (clk,start,reset : IN STD_LOGIC;
        cout : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
               );                                                                                                                                                                                                                                                                                                                                                end count;
ARCHITECTURE behav of count IS
BEGIN   
PROCESS(clk,start,reset)
   VARIABLE CQ : std_logic_vector(7 DOWNTO 0);  
BEGIN
  IF reset='1' THEN
   CQ:="00000000";
    ELSIF clk'event and clk='1' THEN
   IF start='1' THEN
         CQ:=CQ+1;
         END IF;
       END IF;
    cout<=CQ;
END PROCESS;
END behav;

Error (10500): VHDL syntax error at count.vhd(8) near text "DOWNTO";  expecting "end", or "begin", or a declaration statement
Error (10500): VHDL syntax error at count.vhd(8) near text ")"; mismatched closing parenthesis
Error (10523): Ignored construct count at count.vhd(4) due to previous errors

我找了很久都找不出错误，请哪位大侠帮我看看 非常感谢