求助：！verilog 语言中one 是什么意思呢？ 代码如下

小弟是初学者，焦急中，还望高手指点一下。。。。。谢过！！
always #5 clk1=~clk1;  initial    begin      clk1=0;      x1=0;      #10 x1=0;      #10 x1=1;      #10 x1=0;      one;            #10 x1=0;      #10 x1=1;      #10 x1=0;      one;

没有任何意义，删除即可！
应该是误写吧，楼主可以放心删掉
祝贺楼主早日学习成功

[ 本帖最后由 Crazy_HUA 于 2012-11-13 11:41 编辑 ]

会不会是end、代码敲错了、