[分享] 【转】高速PCB设计：源同步时钟系统（上篇）

wstt 2012-12-6 10:02 楼主

经过之前对共同时钟系统和内同步时钟系统的总结，可以发现建立时间的关系式和时钟频率，也就是Tcycle有关，同时由于工艺以及其他一些因素，Tco很难做到很小。随着频率的提升，共同时钟系统很快就遇到瓶颈，时序余量无法满足，在这种形势下，源同步时钟系统就应运而生，并很快取代共同时钟系统占领了市场需求。直到今天，随着DDR4规范的发布以及相关产品的蓄势待发，源同步时钟系统的市场还在继续发展。

源同步时钟的典型案例就是DDR了，由于时钟选通信号和数据同步发送，增加了时序窗口，提升了总线频率。现在DDR3的最高速率已经突破1600MHz。而DDR4技术也已经成熟，随着9月底JEDEC相关规范的推出，预计2014年左右就全面取代DDR3的地位了。

源同步的原理和主要关注点如图一所示，在采用了时钟和数据发自同一源的方式，使得时钟和数据信号相关，他们具备相同的工艺条件，Tco带来的影响也相同并互相抵消。同时由于数据和时钟在板上有同样的布线结构，在实行了等长控制之后，他们之间的Skew也比较容易控制，所以源同步总线能在更高的速率下运行。

图一源同步设计

源同步系统的时序计算公式如图二所示，其实在源同步系统设计时，已经很少人会采用静态时序计算的方式来解决问题了，所以这个公式只是一个参考。更多的设计考虑因素参考图一的描述，由于采用了源同步设计，速率提升很快，DDR4已经能达到3.2G的设计速率，这时候Tcycle只有300多PS。在这么小的时钟周期内，我们要考虑PI带来的电源完整性影响，信号之间的串扰，ISI码间干扰，封装、线路板上的工艺能力偏差等因素带来的影响。

图二源同步系统的时序计算公式

一博科技在今年三月份的研讨会上明确提出DDR3设计、仿真需要关注的一些方面，总结如图三所示，从这个总结可以看出，走线之间的等长只是一个基本要求，而带来影响更大，更需要关注的是等长之外的要求。关于ODT，容性负载补偿等技术可以参考研讨会的相关材料（见 http://www.edadoc.com/cn/jswz/show_337.html ），这里不做更多讨论。

图三 DDR3时序举例以及设计仿真总结

随着频率的提升，源同步总线的时序余量也变得越来越紧张，设计难度也随着提升。这时候，DDR3等源同步总线也退出各种新的技术来解决时序问题。比如读写均衡（read write leveling）和去偏移（DeSkew）就是这样的一些新技术。

我们可以把影响时序的因素分为静态偏移（SKEW）和动态偏移。静态偏移指的是不随信号开关状态以及信号开关数量而变化的时序因素。比如走线不等长带来的时序偏差，印制电路板工艺带来的时序偏差等……这些偏差一旦产生，就相对固定，和信号的变化影响不大。这类偏差的特点就是大部分情况下可以使用Deskew技术来消除，如图四所示，通过采用可变的输入和输出延时来跟踪长度失配和电气去偏移。新一代的FPGA采用更加精细的输入和输出延时分辨率(可以达到50PS步进)来进行更精细的DQS间去偏移(独立于均衡功能)。

图四去偏移（DeSkew）技术

这时候，动态的偏移对时序系统带来影响会更严重，这些动态偏移有：串扰（Crosstalk），码间干扰（ISI），同步开关噪声（SSO）等。这些偏移基本上很难被Deskew捕获并解决，因为偏移会随着信号每一个比特（Bit）的变化而不同。在下篇我们重点来讨论下动态偏移，以及如何降低他们带来的影响。
感谢作者：Bruce Wu