工程师百问百答——高速电路设计之频率合成和时钟产生(ZT)

新人不新 2013-11-13 11:29 楼主

ADI官方技术支持论坛上看到的这个帖子，对频率合成和时钟信号发生方面的很多基础知识、设计工具和设计方法、技巧的问答很有用，看到了顺便转发给大家，欢迎大家多分享交流~\(≧▽≦)/~（这里贴出很多小伙伴不熟悉的“基础知识问答”部分

DDS系统和其他系统优势在哪里？

首先，DDS具有极高的频率精度，例如AD9910，系统时钟为1GHz时，频率精度约为0.23Hz，用锁相环是很难实现这样的频率间隔的；第二，DDS具有非常好的频率灵活性，数字控制频率输出；第三，DDS具有扫频能力，并且有极快的跳频速度，例如AD9910的最短跳频时间为4ns，而锁相环变频时需要重新锁定，锁定时间通常为几十us至百us限制了其调频速度。第四，DDS可以进行频率、幅度和相位调制，改变频率输出时相位能保持连续。

锁相环主要应用在哪些地方？

主要用于频率合成的应用中，如收发信机的本振，仪器仪表的频率源等。

PLL捕捉时间一般由哪些因素决定?

锁相环锁定时间通常由环路带宽，电荷泵电流等决定。

小数分频会产生累积误差吗?

锁相环的误差主要通过相位误差和频率误差进行衡量。

PLL出来的频率准确么?

对于输出频率来说是锁定的状态是准确的。通常锁相环输出误差由频率误差和相位误差进行衡量。

多高的频率下需要考虑使用DDS或PLL？

主要取决于应用需求。目前ADI的产品，DDS最高输出频率1.4GHz，PLL最高可达到18GHz。

提高鉴相频率，会对相位噪声产生怎样的影响

在输出频率一定时，提高鉴相频率一般会改善PLL的相位噪声，因为PLL贡献的噪声等于FOM + 10log (fPFD) +20log（fout/fPFD）。

频率合成器PLL基准输入是一个稳定、无干扰的恒定频率信号吗?

一般应用是这样的。但是我们的时钟芯片有的应用到时钟去抖应用中，基准源本身质量可以不高，例如AD9557。

环路滤波器在实际调试时，怎么根据频谱的状态，调整环路参数？

一般根据相位噪声测试曲线，看环路滤波器带宽是否合适，与VCO开环噪声相比较。可以根据VCO与PLL相位噪声交点，确定最合适的环路滤波器带宽。

时钟芯片的主要应用领域是什么？

时钟芯片的主要应用领域，Lowjitter, low phase noise clock distribution 10/40/100 Gb/sec networking linecards, including SONET, Synchronous Ethernet, Clocking high speed ADCs, DACs,DDSs, DDCs, DUCs, MxFEs High performance tranceiver, ATE and instrumentation

是不是此类芯片输出的都是方波？有没有正弦波？

锁相环芯片输出通常为正弦波信号；时钟专用芯片输出为方波时钟信号。

对于零点几Hz的环路带宽的ADPLL来说，其DCO/NCO用什么实现的？

均是芯片内部的组块，不再需要外加模块了。

ADC的采样时钟一般有什么要求？从晶振出来的需要加缓冲或驱动吗？

主要需要考虑驱动能力和抖动性能。加缓冲驱动器主要是为了增加驱动能力，并且可以提高始终信号压摆率。

锁相环和时钟芯片输出的波形是不是都是正弦波？

锁相环输出一般为正弦波，时钟专用芯片一般为时钟方波信号。

当时的PLL 的分频N怎么可以是小数,难道是数字位吗

其实分频器都是由数字计数器实现的，具体可以登陆ADI官网观看锁相环基础知识视频。

DDS参考源用的是低频还是高频？

通常使用高频率，但是目前ADI高速DDS内部具有参考倍频电路，因此低频也是可以的。