晒WEBENCH设计的过程+多时钟系统的时钟设计

电子微创意   2014-8-8 21:48 楼主
在有的项目中需要多个不同的时钟驱动,以DSP+FPGA组成的视频图像处理系统来说,需要多个时钟源且对于视频编解码来说时钟抖动要求尽量小。 40MHz、25MHz用于DSP时钟,27MHz用于AD和DA时钟。 进入WEBENCH设计:http://www.ti.com.cn/lsds/ti_zh/analog/webench/overview.page 在页面中输入时钟频率
1.jpg 图:输入参数
2.jpg 图:CLK设计页面
在弹出的CLK设计页面中点击“Generate Solutions”即可查看生成所有符合设计参数的方案。
3.jpg 图:方案列表
选定方案ID为3001的方案,点击前面的OpenDesign按钮,进入该方案的设计详情。 在右侧的窗口可以查看输出和环路滤波图表
5.jpg 图:40CLK仿真结果
可以看到,40MHz的时钟抖动只有323.6飞秒。信噪比81.7dB。
6.jpg 图:25MHz仿真结果 7.jpg 图:27MHz仿真结果
在右侧的选项卡中选择“LoopFilter”可以查看环路滤波器的设计情况
8.jpg 图:环路滤波器
不知道为什么这个设计不能保存设计报告。 查看了一下CDCM6208的资料,觉得我这样用有点儿大材小用了。此芯片可以输出8路时钟,特有的小数分频架构可以生成精度优于1ppm的时钟输出,应用范围及其广泛,通信行业应用极多。感悟:WEBENCH生成的方案仅仅是帮助我们更好的选择,真正的抉择权还是在工程师自己手中,所以在生成的方案列表中需要理性的选择,WEBENCH只是替我们做了筛选,减小了我们的工作量。 本帖最后由 电子微创意 于 2014-8-9 20:20 编辑

回复评论 (5)

从中,可以看到,40MHz的时钟抖动只有323.6飞秒。信噪比81.7dB
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点赞  2014-8-9 08:22
引用: hbwangliang 发表于 2014-8-9 08:22
从中,可以看到,40MHz的时钟抖动只有323.6飞秒。信噪比81.7dB

对啊,这个高大上了!不敢用。
点赞  2014-8-9 20:20
引用: 电子微创意 发表于 2014-8-9 20:20
对啊,这个高大上了!不敢用。

                  .....................................   呵呵 ,不管什么东西尝试一下用用嘛
中空板|防静电中空板www.cheng-sen.com
点赞  2014-8-11 09:25
引用: hbwangliang 发表于 2014-8-11 09:25
.....................................   呵呵 ,不管什么东西尝试一下用用嘛

尝试是要有代价的,而且有的代价高,屌丝伤不起
点赞  2014-8-11 14:13
引用: 电子微创意 发表于 2014-8-11 14:13
尝试是要有代价的,而且有的代价高,屌丝伤不起

                      哈哈哈哈,也是哈,而且有的要付出高代价的................
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点赞  2014-8-11 14:31
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