在当今世界上，大多数高度集成系统所执行的功能均不止一项，而且专为与其他系统和外设对接而设计。此外，还常常对同一个硬件进行再配置以满足不同地区或最终用户的需要，从而减少设备制造商的库存开销金额。普通的最终用户并不知道此类系统核心部分所发生的变化，包括负责控制终端设备功能的集成电路 (IC) 的操作模式。在本篇博客中，我将讨论时钟和定时 IC 的一项重要特性，就是为高度集成系统提供“心跳”或基准频率。我喜欢把这项特性称为“引脚可选的特质”(pin selectable personality)。简而言之，引脚可选的特质是器件根据其外部控制引脚的状态接纳不同配置（特质）的能力。
在探究针对这些引脚可选特质的潜在情形之前，我们来回顾一下能够在计时器件中存储上电复位 (POR) 配置的不同方法。采用外部控制引脚选择的器件配置通常存储在非易失性存储器 (NVM) 中。最简单的存储器选项是掩模只读存储器 (ROM)，它是一种其存储内容在集成电路 (IC) 制造过程中进行硬编码的 ROM。虽然掩模 ROM 的主要优点是其可实现低成本的单位存储，但其一次性掩模成本却很高。生成用以支持一种新配置的掩模 ROM 需要进行 IC 再设计、制造、装配和测试，而且常常不是一个快速过程。面对不断发展变化的系统要求，产品设计周期必需加快。
第二种选项是一次性可编程 (OTP) NVM，其在 IC 制造之后仅进行一次编程（通过在每个比特烧断熔丝来完成）。与前文讨论的掩模 ROM NVM 相比，配置这种形式的 NVM 常常较快。顾名思义，OTP NVM 只能进行一次写操作。系统原型设计期间的这一局限性有可能对项目进度产生负面影响。
针对这些问题的一种精致解决方案以非易失性电可擦可编程 ROM (EEPROM) 的形式存在，它为在设计周期的原型设计阶段快速试用不同配置提供了灵活性。EEPROM NVM 使计时器件能够灵活地接纳不同的引脚可选特质。
图 1 突出显示了采用具集成型 EEPROM NVM 之计时解决方案的五项最重要的系统级优势。
图 1：具集成型 EEPROM NVM 之计时解决方案的系统级优势
下面，我将一一阐述图 1 中所示的这五项优势：
- 1. 利用多种时钟方案以最大限度地缩减系统物料清单 (BOM)：在我和硬件设计人员的几次交谈中，他们表达了这样一个愿望，即尽量减少从计时器件供应商那里索取的 IC（供他们进行选择以证实具备在其系统中使用的品质）数量。
除此之外，他们各自公司内部的不同产品线还具有各种各样的计时要求（取决于终端设备）。计时器件提供了多个集成的 EEPROM NVM 页面，这些页面存储了可容易地通过控制引脚搭接进行访问的独特配置，有助于极大地削减系统 BOM 并最大限度地缩短 IC 鉴定时间。
- 管理针对产品变种的要求：您的系统可能具有不同的操作模式。例如：在一种模式中，也许必需启用通常被停用的处理器组以应对激增的数据处理需求。在另一种模式中，或许需要关断逻辑电路以尽量降低总体系统功耗。计时器件必须适应这些操作模式及其配置（它们是不同 EEPROM 页面能够存储的）。
- 满足多种协议 / 平台的需要：在广播和专业视频应用中，针对诸如串行数字接口 (SDI)、高分辨率多媒体接口 (HDMI) 和 DisplayPort 等各种不同视频标准的计时要求会有明显的差别。地区标准规定了视频基准时钟的频率（对于基于逐行倒相 [PAL] 或美国国家电视系统委员会 [NTSC] 制式的系统分别为 148.5 MHz 或 148.5/1.001 MHz）。特定于地区的频率计划可存储在独特的 EEPROM 页面中，从而使得一款计时 IC 能够同时满足多种平台及协议的需要。
- 简化系统原型设计：频率和 / 或抖动裕度调节是在系统开发周期的工程验证测试 / 设计验证测试 (EVT/DVT) 阶段中测试系统坚固性和相符性的常用方法。在频率裕度调节的场合中，采用一种迭代过程对系统开始发生故障时的频率进行测量。计时器件上的 EEPROM 页面能够存储标称频率的频率变种（偏离标称值的范围从几 Hz 至几 MHz），其可通过控制引脚来选择。拥有必要的连接程序以在计时器件中执行频率裕度调节测试，可帮助简化原型设计和验证。
- 确保您的系统适用于未来：未用的 EEPROM 页面可用作未来配置的预留位置。当该是升级系统的时候，您不必为鉴定一款新的计时器件而犯愁。
现在，我们来考察一种实际应用情形，一款具集成型 EEPROM NVM 的时钟发生器 IC 可在此场合中提供上文着重阐述的系统优势：
表 1 列出了针对 LMK03328 超高性能时钟发生器的一种 EEPROM 配置方案。如该表所示，计时器件上的引脚搭接 GPIO2 和 GPIO3 引脚能够选择特定于地区的视频频率、中央处理单元 (CPU) 和以太网时钟。另外，该表还突出显示了可对 CPU 时钟频率进行 ±5% 裕度调节的配置。
EEPROM 页面
| 页面 0
| 页面 1
| 页面 2
| 页面 3
| 页面 4
| 页面 5
|
GPIO3
| 低
| 低
| 低
| 高
| 高
| 高
|
GPIO2
| 低
| 中等
| 高
| 低
| 中等
| 高
|
PLL1 VCO
| 5 GHz
| 5 GHz
| 5 GHz
| 5 GHz
| 5 GHz
| 5.346/1.001 GHz
|
PLL2 VCO
| 5.346 GHz
| 5.346 GHz
| 5.346/1.001 GHz
| 5.346 GHz
| 5.346 GHz
| 5.346 GHz
|
OUT0
| 297 MHz
| 297 MHz
| 297/1.001 MHz
| 148.5 MHz
| 297 MHz
| 297 MHz
|
OUT3
| 125 MHz
| 125 MHz
| 125 MHz
| 125 MHz
| 125 MHz
| 停用
|
OUT4
| 156.25 MHz
| 156.25 MHz
| 156.25 MHz
| 156.25 MHz
| 156.25 MHz
| 297/1.001 MHz
|
OUT7
| 100 MHz
| 100 MHz
| 100 MHz
| 100 MHz
| 100 MHz
| 停用
|
OUT1、2、5、6
| 停用
| 停用
| 停用
| 停用
| 停用
| 停用
|
STAT0/CLK
| 66.6 MHz
| 69.4 MHz
（＋5% 裕度调节）
| 66.6 MHz
| 66.6 MHz
| 62.5 MHz
（－5% 裕度调节）
| 停用
|
京公网安备 11010802033920号
