[竞赛动态] 位同步时钟提取电路

princess. 2016-7-25 08:05 楼主

这个该怎么做啊，大神们

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2推荐董hx

近似于DPLL,可以试着把本地时钟分频后与码元时钟比较，分别设置超前脉冲计数和滞后脉冲计数，然后通过反馈调节来校准本地时钟

点赞 2016-7-26 10:29

2推荐董hx

说说具体的思路吧。这题考察的和以前那道眼图的题差不多，都是信道传输再提取有用信号。通信原理实验课也做了一个位同步时钟提取。首先是m序列的发生，这部分比较简单，基本上任何一部通信原理书的伪随机序列章节都有说过，fx=x^8+x^4+x^3+x^2+1，则用二进制表示就是100011101，线性反馈的参数就有C2=C3=C4=C8=1.得到递推方程后就可以用一个八位的移位寄存器和门电路搭建出来。
然后就是二阶的多路负反馈滤波器，这个在远坂俊昭的那本滤波器书上有介绍，参数计算也并不复杂，也可以用filter solution计算，算出结果基本一致，测量一下微调两个电容，可以比较好的卡住指标。然后衰减到0.1Vpp可以用纯电阻的π型网络（PI），滤波器注意选取合适的运放，单位增益稳定性，压摆率这些参数一定要考虑。
上面是基带信号采集电路
然后就是位同步提取电路，基带信号传输过来后，对其先放大再整形，恢复成可以被FPGA处理的TTL电平的m序列输入FPGA进行处理，这一部分电路简单，但是一定要提高精度，一定要提高精度，一定要提高精度，最后FPGA能不能锁住正确的时钟全部看这一部分提供给他的信号有没有失真。关键是你的比较器能不能恢复出原m序列。说一个简单的检测比较器性能的方法，你输入一个方波，经过衰减和滤波后再整形和原方波比较，你就能看出你的比较器好不好了。
再然后就是FPGA的数字锁相环部分了。还是可以参照13年的E题简易数字信号传输性能分析仪的优秀方案，简单来说就是1 捕获最窄脉宽（如果还原的理想），最窄脉宽就是单位码元，他的频率就是时钟频率的一半，然后方案二就是数字滤波除去噪声，得到原信号的相关参数再来得到原型号。通信原理实验的实验板是用窄带滤波再整形得到，但还是更建议第二种方案，更为准确。图片发在下面

点赞 2016-7-30 12:10