[FPGA开发] 预览至芯科技奋斗的小孩之altera 系列

谢谢楼主分享！

07至芯科技奋斗的小孩之altera 系列 第七篇 新建verilog文件.pdf
里面这个代码，还有改进的余地啊，
那个reg c; 的reg没有意义啊。

module mux21 (a, b, s, c);

input a;
input b;
input s;
output reg c;

  always @ (*) begin
    if (s)
      begin
        c = a;
      end
    else
      begin
        c = b;
      end
    end

endmodule

verilog语法规定，always中被赋值，就应该定义成为reg类型的。reg在组合逻辑中，综合出来的不是寄存器。

语法说这样写说没错。
但是正常开发不这么写，开发只用语法20%的左右。你们肯定知道

[FPGA开发] 预览至芯科技奋斗的小孩之altera 系列

不错哦哦哦