[FPGA开发] verilog设计求助

我现在需要先从sdram取16个数据存入一个16个深度的数组，然后该数组的第四个数作为判断依据设定工作方式，编程方式如图所示。综合后会出现很多警告，主要是出现combination loops，不知道我设计出现了什么错误，有没有一个好的方法能够解决这个问题。谢谢~

always@(*)是组合电路用‘=’号赋值！！！

并不是这个原因。原因在于组合逻辑的输出作为输入的一个选择，在第一个always语句中去掉rst部分就ok了