[资料分享] 分享TMS320F2812学习笔记的中断系统及其应用部分

Jacktang 2017-3-16 22:16 楼主

中断是3级中断机制，分别是外设级，PIE级以及CPU级，对于某一个具体的外设中断请求，任意一级的不许可，CPU最终都不会执行该外设中断。

   关于优先级
   不能自己设定，硬件本身有自己的一套优先级，当时看上面流程图可知，因为硬件不可实现中断嵌套，所以这个优先级仅仅当两个中断同时发生的时候才起作用，所以一般不用管了。具体可以参考F2812历程中的 SW Priority 历程。
   （1）外设级
   外设产生中断时，该中断事件相关的中断标志位（IF）置1。此时，如果该中断相应的中断使能寄存器（IE）也置为1，外设就会向PIE控制器发出一个中断请求。如果外设级中断没有被使能（相应的使能位为0），那么外设就不会向PIE发出中断请求，相应的中断标志位会一直保持置位状态，除非用软件清除。当然，在中断标志位保持在1的时候，一旦该中断被使能了，那么外设立马会向PIE发出中断申请。
   注：不管在什么情况下，外设寄存器中的中断标志位必须采用软件进行清除。
   小结：
   外设中断的屏蔽，需要将与该中断相关的外设寄存中的中断使能位置0；
   外设中断标志位的清除，需要将与该中断相关的外设寄存中的中断标志位置1；
   （2）PIE级
   当外设产生中断事件，相关中断标志位置位，中断使能位使能之后，外设就会把中断请求提交给我们的PIE模块。PIE模块将96个外设和外部引脚的中断进行了分组，分为12组，每组8个中断，分别是PIE1-PIE12。每个组的中断被多路汇集进入1个CPU中断，例如PDPINDA,PDPINDB,XINT1,XINT2,ADCINT,TINT0,WAKEINT这7个中断都在PIE1组内，这些中断都汇集到CPU中断的INT1。和外设级类似的，PIE控制器中的每个组都会有一个中断标志寄存器PIEIFRx和和中断使能寄存器PIEIERx，当然x=1.....12。每个寄存器的低8位对应于8个外设中断，高8位保留。
   小结：
   PIE中断的使能。就得将其相应组的使能寄存器PIEIERx的相应位进行置位；
   PIE中断的屏蔽。这是和使能相反的操作；
   PIE应答寄存器  PIEACK相关位的清除，以使得CPU能够响应同组的其他中断。
   PIE级的中断和外设级的中断比较
   外设中断的中断标志位是需要软件清除的，而PIE级的中断标志位都是自动置位或者清除的。但是PIE多了一个PIEACK寄存器，同一时间只能放一个中断过去，只有等到这个中断被响应，给PIEACK置位，才能让同组的下一个中断过去，被CPU响应
   （3）CPU级
   CPU也有标志寄存器IFR和使能寄存器IER。当某一个外设中断请求通过PIE发送到CPU时，CPU级中与INTx相关的中断标志位就会被置位。例如，T1的周期中断T1PINT的请求到达CPU这边时，与其相关的INT2的标志位就会被置位。这时候，该标志位就会被所存在IFR中，这时候，CPU不会马上去执行相应的中断，而是等待CPU使能IER寄存器的相关位，并且对CPU寄存器ST1中的全局中断屏蔽位做适当的使能。如果IER中的相关位被置位了，并且INTM的值为0，则中断就会被CPU响应。在T1PINT里，当IER的第2位即INT2被置位，INTM为0，则CPU就会响应定时器T1的周期中断。 CPU接到了终端的请求，就得暂停正在执行的程序，转而去响应中断程序，但是此时，它必须得做一些准备工作，以便于执行完中断程序之后回过头来还能找到原来的地方和原来的状态。CPU会将相应的IER和IFR位进行清除，EALLOW也被清除，INTM被置位，就是不能响应其他中断了，CPU向其他中断发出了通知，正在忙，没空来处理你们的请求了，得等到处理完手上的中断之后才能再来处理你们的请求。然后，CPU会存储返回地址并自动保存相关的信息，例如将正在处理的数据放入堆栈等等，做好这些准备工作之后，CPU会从PIE块中取出对应的中断向量ISR，从而转去执行中断子程序。
   中断CPU级总结：
   CPU级的操作都是自动的，不管是中断标志位（IFR），还是中断的使能位（IER）。

   2812中断程序模板
   1).先定义中断函数，再给相应的PIE中断赋地址。写在在main.c中