[FPGA开发] verilog 系统函数的使用

我现在有一个数据量特别大的文件，我想做的是将数据一个一个依次取出到FPGA中，一个一个的处理，请问用什么函数可以解决这个问题呢？初次使用系统函数，调试的时候毫无头绪，也没有一个完整的实例可参考，希望各位大神指点迷津！

这个在testbench里面写下来即可实现。
给你一个参考：http://blog.csdn.net/sinat_25326461/article/details/52416257