KF8F2320
ULP
数据手册 V1.7
8
½微控制器
KF8F2320
ULP
数据手册
芯旺微电子
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产品订购信息
ULP
数据手册 V1.7
型号
订货号
封装
FLASH
DATA EE
RAM
内部晶振
定时器
ADC
通道
PWM
工½电压
4x12
½
1
路
10
½
KF8F2320SB-I
KF8F2320
KF8F2320SB-S
KF8F2320SD-I
KF8F2320SD-S
SOIC-8
2K×
½
16
256×
½
8
272(256+16)x8
½
8MHz
内部½频（32K）
2
个
8
½
1
个
16
½
SOIC-14
8 x12
½
2
路
8
½
1
路
10
½全桥
1.8V½5.5V
注：ULP 为
ChipON
采用超½功耗工艺设计的系列单片机
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司联系。
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芯片½用注意事项
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芯片的
ESD
防护措½
KF8F2320
芯片提供满足工业级
ESD
标准的保护电路。建议用户根据芯片存储/应用的
环境采取适½静电防护措½。
应注意应用环境的湿度；
建议避免½用容易产生静电的绝缘½；
存放和运输应在抗静电容器、
抗静电屏½袋或导电材料容器中；
包括工½台在内的所有测试
和测量工具必须保证接地；
操½者应该½戴静电消除手腕环或手套，
不½用手直接接触芯片
等。
芯片的
EFT
防护措½
KF8F2320
芯片提供满足工业级
EFT
标准的保护电路。
MCU
芯片应用在
PCB
系统时，
½
需要遵守
PCB
相关设计要求，包括电源线、地线（包括数字/模拟电源分离，单点/多点接地
等）
、复½管脚保护电路、电源和地之间的去耦电容、高½频电路单独分别处理以及单/多层
板选择等。
芯片的
LATCH-UP
防护措½
为有效防护
LATCH-UP
损坏芯片，
用户需保证在
VDD
引脚上不出现异常高压或者负压。
建议用户在
VDD
和
VSS
之间并接两个电容，大小分别为
105
和
102，电容½量靠近芯片的
VDD
引脚。
芯片的焊接
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芯片的焊接应按照工业标准的焊接要求，以免损坏芯片。手工焊接时注意焊
接的温度和焊接时间。
芯片的上电/断电
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芯片提供独立电源管脚。½
KF8F2320
芯片应用在多电源供电系统时，应先
对
MCU
芯片上电，再对系统其他部件上电；反之，断电时，先对系统其他部件断电，再对
MCU
芯片断电。若操½顺序相反则可½导致芯片内部元件过压或过流，从而导致芯片故障
或元件性½退化。
芯片的复½
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芯片提供内部上电复½。对于不同的快速上电/断电或慢速上电/断电系统，
内部上电复½电路可½失效，建议用户½用外部复½、断电复½、看门狗复½等，确保复½
电路正常工½。在系统设计时，若½用外部复½电路，建议采用三极管复½电路、RC 复½
电路。若不½用外部复½电路，建议采用复½管脚接电阻到电源，或采取必要的电源抖动处
理电路或其他保护电路。具½可参照芯片的数据手册说明。
芯片的内部时钟
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芯片提供内部时钟源。内部时钟源会随着温度、电压变化而偏移，可½会½
响时钟源精度。具½可参照芯片的数据手册说明。
芯片的初始化
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芯片提供各种内部和外部复½。
对于不同的应用系统，
有必要对芯片寄存器、
内存、功½模块等进行初始化，尤其是
I/O
管脚复用功½进行初始化，避免芯片上电以后，
I/O
管脚状态的不确定情况发生。
芯片的管脚
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芯片提供½范围的输入管脚电平，用户输入高电平应大于
VIH
的最小值，½
电平应小于
VIL
的最大值，以免波动噪声进入芯片。对于未½用的输入/输出管脚，建议用
户设为输入状态，并通过电阻上拉至电源或下拉至地，或设½为输出管脚，输出固定电平并
浮空。对未½用的管脚处理因应用系统而异，具½遵循应用系统的相关规定和说明。
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VDD
和
VSS
之间需接
104
以上的电容，电容½量靠近
MCU
芯片的
VDD
引脚。
芯片的½功耗设计
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芯片提供½功耗设计模式，用户在实际应用中可根据应用系统的要求采用各
种不同的½功耗模式，包括系统工½时钟的选择和休眠模式的选择等等。
芯片的开发环境
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芯片提供完整的½/硬件开发环境，并受知识产权保护。选择上海芯旺微电子
技术有限公司指定的汇编器、编译器、编程器、硬件仿真器，必须遵循与芯片相关的规定和
说明。
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引脚示意图
14
管脚示意图：
V
DD
OSCA/T1CK/P0.5
VREOUT/AN3/T1G/OSCB/P0.4
RST/P0.3
P3A/P1.5
C2OUT/P3B/P1.4
P3C/AN7/INT2/P1.3
1
2
3
4
5
6
7
14
13
12
11
10
9
8
ULP
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V
SS
P0.0/AN0/C1IN+/SPDAT
P0.1/AN1/ADVRIN/SPCLK/C1IN0-
P0.2/AN2/T0CK/INT0/C1OUT/
P1.0/AN4/PWM1/C2IN+
P1.1/AN5/PWM2/C2IN0-
P1.2/P3D/AN6/INT1
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8
管脚示意图：
V
DD
P0.5/OSCA/T1CK
P0.4/VREOUT/AN3/T1G/OSCB
P0.3/RST
1
2
3
4
8
7
6
5
V
SS
P0.0/AN0/C1IN+/SPDAT
P0.1/AN1/ADVRIN/SPCLK/C1IN0-
P1.2/P3D/AN6/INT1
注:
1、用户在正常½用时，通常会有一些用不到的引脚，如果直接把这些管脚悬空，而不做其他处理
可½½单片机功耗增大，因此建议将那些不用的引脚设½为数字输出模式。
2、KF8F2320的8脚芯片需将TR0<2>和TR1<5:3><1:0>设½为0。
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