Standard Products
UT8ER1M32 32Megabit SRAM MCM
UT8ER2M32 64Megabit SRAM MCM
UT8ER4M32 128Megabit SRAM MCM
Data Sheet
January, 2013
www.aeroflex.com/memories
FEATURES
20ns Read, 10ns Write maximum access times available
Functionally compatible with traditional 1M, 2M and 4M
x 32 SRAM devices
CMOS compatible input and output levels, three-state
bidirectional data bus
- I/O Voltages 2.3V to 3.6V, 1.7V to 2.0Vcore
Available densities:
- UT8ER1M32: 33, 554, 432 bits
- UT8ER2M32: 67, 108, 864 bits
- UT8ER4M32: 134, 217, 728 bits
Operational environment:
- Total-dose: 100 krad(Si)
- SEL Immune: <110 MeV-cm
2
/mg
- SEU error rate = 8.1 x10
-16
errors/bit-day assuming
geosynchronous orbit, Adam’s 90% worst environment,
and 6600ns default Scrub Rate Period (=97% SRAM
availability)
Packaging option:
- 132-lead side-brazed dual cavity ceramic quad flatpack
Standard Microelectronics Drawing:
- UT8ER1M32: 5962-10202
- QML Q, Q+ and Vcompliant
- UT8ER2M32: 5962-10203
- QML Q, Q+ compliant
- UT8ER4M32: 5962-10204
- QML Q and Q+ compliant
INTRODUCTION
The UT8ER1M32, UT8ER2M32, and UT8ER4M32 are high
performance CMOS static RAM multichip modules (MCMs)
organized as two, four or eight individual 524,288 words x 32
bits dice respectively. Easy memory expansion is provided by
active LOW chip enables (En), an active LOW output enable
(G), and three-state drivers. This device has a power-down
feature that reduces power consumption by more than 90% when
deselected. Autonomous (master) and demanded (slave)
scrubbing continues while deselected.
Writing to the device is accomplished by driving one of the chip
enable (En) inputs LOW and the write enable (W) input LOW.
Data on the 32 I/O pins (DQ0 through DQ31) is then written into
the location specified on the address pins (A0 through A18).
Reading from the device is accomplished by driving one of the
chip enables (En) and output enable (G) LOW while driving
write enable (W) HIGH. Under these conditions, the contents of
the memory location specified by the address pins will appear
on the I/O pins.
Note:
Only on En pin may be active at any time.
The 32 input/output pins (DQ0 through DQ31) are placed in a
high impedance state when the device is deselected (En HIGH),
the outputs are disabled (G HIGH), or during a write operation
(En LOW, W LOW).
En
E1
A[18:0]
W
G
512Kx32
(Master or Slave)
Die 1
DQ[31:0]
19
512Kx32
(Slave)
Die 2, 4, or 8
32
MBE
BUSY/NC
SCRUB
Figure 1. Block Diagram
1
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
BUSY# (NC)
VDD1
E7# (NC)
E5# (NC)
E3# (NC)
E1#
VDD1
G#
VSS
E2#
E4# (NC)
E6# (NC)
E8# (NC)
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
DQ15
VSS
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
132
131
130
129
128
127
126
125
124
123
1
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
VSS
VSS
A0
A1
A2
A3
VDD1
VSS
A4
A5
A17
NC
VDD1
NC
NC
VSS
NC
VDD1
NC
NC
VDD1
NC
A18
W#
A6
VSS
VDD1
A7
A8
A9
A10
VSS
VSS
32M /64M/ 128M
2-, 4-, 8- Die
SRAM MCM Module
(0.90” Square, 132-Lead Side-Brazed Dual Cavity
Ceramic Quad Flatpack)
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
VSS
VSS
DQ16
DQ17
DQ18
DQ19
VDD2
VSS
DQ20
DQ21
DQ22
DQ23
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ24
DQ25
DQ26
DQ27
VSS
VDD2
DQ28
DQ29
DQ30
DQ31
VSS
VSS
Notes:
1. NC = Pins are not connected on die.
2. (NC) = Depending on device option, pin may be either signal as named or NC (see Table 1).
Figure 2. Pin Diagram
2
Table 1. Device Option: Signal and Pin Description
Pkg
Pin
#
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
UT8ER1M32M
(Master)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
UT8ER1M32S
(Slave)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
UT8ER2M32M
(Master)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
UT8ER2M32S
(Slave)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
UT8ER4M32M
(Master)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
UT8ER4M32S
(Slave)
Signal Name
VSS
VSS
DQ0
DQ1
DQ2
DQ3
VDD2
VSS
DQ4
DQ5
DQ6
DQ7
VDD1
VSS
NC
VDD2
NC
VDD2
NC
VSS
VDD1
DQ8
DQ9
DQ10
DQ11
VSS
VDD2
DQ12
DQ13
DQ14
Device
Pin
Description
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
DATA I/O
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
DATA I/O
PWR
PWR
NC
PWR
NC
PWR
NC
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
DATA I/O
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
3
Table 1. Device Option: Signal and Pin Description
Pkg
Pin
#
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
UT8ER1M32M
(Master)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
BUSY#
VDD1
NC
NC
NC
E1#
VDD1
G#
VSS
E2#
NC
UT8ER1M32S
(Slave)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
NC
VDD1
NC
NC
NC
E1#
VDD1
G#
VSS
E2#
NC
UT8ER2M32M
(Master)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
BUSY#
VDD1
NC
NC
E3#
E1#
VDD1
G#
VSS
E2#
E4#
UT8ER2M32S
(Slave)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
NC
VDD1
NC
NC
E3#
E1#
VDD1
G#
VSS
E2#
E4#
UT8ER4M32M
(Master)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
BUSY#
VDD1
E7#
E5#
E3#
E1#
VDD1
G#
VSS
E2#
E4#
UT8ER4M32S
(Slave)
Signal Name
DQ15
VSS
VSS
VSS
A11
A12
A13
VSS
NC
NC
NC
VSS
NC
VDD1
E7#
E5#
E3#
E1#
VDD1
G#
VSS
E2#
E4#
Device
Pin
Description
DATA I/O
PWR
PWR
PWR
ADDRESS
INPUT
ADDRESS
INPUT
ADDRESS
INPUT
PWR
NC
NC
NC
PWR
OUTPUT
1
PWR
CONTROL
INPUT
2
CONTROL
INPUT
2
CONTROL
INPUT
2
CONTROL
INPUT
PWR
CONTROL
INPUT
PWR
CONTROL
INPUT
CONTROL
INPUT
2
4
Table 1. Device Option: Signal and Pin Description
Pkg
Pin
#
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
UT8ER1M32M
(Master)
Signal Name
NC
NC
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
UT8ER1M32S
(Slave)
Signal Name
NC
NC
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
UT8ER2M32M
(Master)
Signal Name
NC
NC
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
UT8ER2M32S
(Slave)
Signal Name
NC
NC
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
UT8ER4M32M
(Master)
Signal Name
E6#
E8#
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
UT8ER4M32S
(Slave)
Signal Name
E6#
E8#
VDD1
SCRUB#
MBE
VDD2
NC
NC
VSS
A14
A15
A16
VSS
VSS
VSS
DQ31
DQ30
DQ29
DQ28
VDD2
VSS
DQ27
DQ26
DQ25
DQ24
VDD1
VSS
Device
Pin
Description
CONTROL
INPUT
2
CONTROL
INPUT
2
PWR
CONTROL
I/O
3
DATA I/O
PWR
NC
NC
PWR
ADDRESS
INPUT
ADDRESS
INPUT
ADDRESS
INPUT
PWR
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
DATA I/O
PWR
PWR
DATA I/O
DATA I/O
DATA I/O
DATA I/O
PWR
PWR
5
