8Mx72 bits
PC100/PC133 SDRAM Unbuffered DIMM
based on 8Mx8 SDRAM with LVTTL, 4 banks & 4K Refresh
GMM2739233ETG
Description
The GMM2739233ETG is a 8M x 72bits
Synchronous Dynamic RAM MODULE
which is assembled 9 pieces of 8M x 8bits
Synchronous DRAMs in 54 pin TSOP II
package and one 2048 bit EEPROM in 8pin
TSSOP package mounted on a 168 pin
printed circuit board with decoupling
capacitors. The GMM2739233ETG is
optimized for application to the systems which
are required high density and large capacity
such as main memory of the computers and an
image memory systems, and to the others
which are requested compact size.
The GMM2739233ETG provides common
data inputs and outputs.
•
GMM2739233ETG
(-7K/7J) Single side (-10K) Double side
Features
• PC133/PC100/PC66 Compatible
-7(143MHz)/-75(133MHz)/-8(125MHz)
-7K(PC100,2-2-2)/-7J(PC100,3-2-2)
• 3.3V
±
0.3V Power supply
• Maximum Clock frequency
100/125/133/143 MHz
• LVTTL Interface
• Burst read/write operation and burst read/
single write operation capability
• Programmable burst length ;
1, 2, 4, 8, Full page
• Programmable burst sequence
Sequential / Interleave
• Full Page burst length capability
Sequential burst
Burst stop capability
• Programmable CAS Latency ; 2, 3
• CKE power down mode
• Input / Output data masking
• 4096 Refresh Cycles / 64ms
• Auto refresh / Self refresh Capability
• Serial Presence Detect with EEPROM
Pin Name
CK0, 1, 2, 3
CKE0
S0, 2
RAS
CAS
WE
A0 ~ A11
BA0,1
DQ0 ~ 63
CB0 ~ 7
DQMB0 ~ 7
V
CC
V
SS
NC
V
REF
SDA
SCL
SA0 ~ 2
DU
Clock input
Clock Enable
Chip Select
Row Address Strobe
Column Address Strobe
Write Enable
Address input
Bank Address input
Data input / output
Check Bits
Data input / output Mask
Power for internal circuit
Ground for internal circuit
No Connect
Power Supply for Reference
Serial Data input/ output
Serial Clock
Address in EEPROM
Don't Use
This document is a general product description and is subject to change without notice. Hynix semiconductor does not assume any
responsibility for use of circuits described. No patent licenses are implied.
Rev. 1.1/Apr.01
GMM2739233ETG
Pin Configuration
Pin
Symbol
Pin
Symbol
Pin
Symbol
Pin
Symbol
Pin
Symbol
Pin
Symbol
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
V
SS
DQ0
DQ1
DQ2
DQ3
V
CC
DQ4
DQ5
DQ6
DQ7
DQ8
V
SS
DQ9
DQ10
DQ11
DQ12
DQ13
V
CC
DQ14
DQ15
CB0
CB1
V
SS
NC
NC
V
CC
WE
DQMB0
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
DQMB1
S0
DU
V
SS
A0
A2
A4
A6
A8
A10/AP
BA1
V
CC
V
CC
CK0
V
SS
DU
S2
DQMB2
DQMB3
DU
V
CC
NC
NC
CB2
CB3
V
SS
DQ16
DQ17
57
58
59
60
61
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
DQ18
DQ19
V
CC
DQ20
NC
*CKE1
V
SS
DQ21
DQ22
DQ23
V
SS
DQ24
DQ25
DQ26
DQ27
V
CC
DQ28
DQ29
DQ30
DQ31
V
SS
CK2
NC
SDA
SCL
V
CC
85
86
87
88
89
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
110
111
V
SS
DQ32
DQ33
DQ34
DQ35
V
CC
DQ36
DQ37
DQ38
DQ39
DQ40
V
SS
DQ41
DQ42
DQ43
DQ44
DQ45
V
CC
DQ46
DQ47
CB4
CB5
V
SS
NC
NC
V
CC
CAS
113 DQMB5 141
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
*S1
RAS
V
SS
A1
A3
A5
A7
A9
BA0
A11
V
CC
CK1
*A12
V
SS
CKE0
*S3
142
143
144
145
147
148
149
150
151
152
153
154
155
156
157
DQ50
DQ51
V
CC
DQ52
NC
NC
V
SS
DQ53
DQ54
DQ55
V
SS
DQ56
DQ57
DQ58
DQ59
V
CC
DQ60
DQ61
DQ62
DQ63
V
SS
CK3
NC
SA0
SA1
SA2
V
CC
62 *V
REF
, NC 90
146 *V
REF
, NC
130 DQMB6 158
131 DQMB7 159
132
133
134
135
136
137
138
139
*A13
V
CC
NC
NC
CB6
CB7
V
SS
DQ48
DQ49
160
161
162
163
164
165
166
167
168
WP/NC 109
112 DQMB4 140
* These pins are not used in this module
Rev. 1.1/Apr.01
2
GMM2739233ETG
Block Diagram (-7K/-7J)
S0
DQMB0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQMB1
DQ 8
DQ 9
DQ 10
DQ 11
DQ 12
DQ 13
DQ 14
DQ 15
0
1
2
3
4
5
6
7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
CS
DQMB4
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS
32
33
34
35
36
37
38
39
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
CS
U0
U5
DQMB5
CS
U1
CS
DQMB6
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
40
41
42
43
44
45
46
47
U6
CS
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
S2
DQMB2
DQ 16
DQ 17
DQ 18
DQ 19
DQ 20
DQ 21
DQ 22
DQ 23
DQMB3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
24
25
26
27
28
29
30
31
U2
DQ 48
DQ 49
DQ 50
DQ 51
DQ 52
DQ53
DQ 54
DQ 55
CS
U7
CS
DQMB7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
56
57
58
59
60
61
62
63
U3
CS
U8
U4
U0 - U8
U0 - U8
U0 - U8
U0 - U8
U0 - U8
10ohm
CK0
A0 ~ A11, BA0,1
RAS
CAS
CKE0
WE
10ohm
5 SDRAMS
CK1, 3
10pF
10ohm
CK2
4 SDRAMS
3.3 pF
SCL
V
CC
V
SS
Rev. 1.1/Apr.01
Capacitor
one 0.33uF and one 0.1uF per each SDRAM
Serial PD
A0
A1
WP
A2
SDA
Vss
47kohm
U0 ~ U8
U0 ~ U8
SA0 SA1 SA2
3
GMM2739233ETG
Block Diagram (-10K)
S0
DQMB0
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQMB1
DQ 8
DQ 9
DQ 10
DQ 11
DQ 12
DQ 13
DQ 14
DQ 15
0
1
2
3
4
5
6
7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
CS
DQMB4
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS
32
33
34
35
36
37
38
39
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
DQM
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
CS
U0
U5
DQMB5
CS
U1
CS
DQMB6
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
40
41
42
43
44
45
46
47
U6
CS
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
S2
DQMB2
DQ 16
DQ 17
DQ 18
DQ 19
DQ 20
DQ 21
DQ 22
DQ 23
DQMB3
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
24
25
26
27
28
29
30
31
U2
DQ 48
DQ 49
DQ 50
DQ 51
DQ 52
DQ53
DQ 54
DQ 55
CS
U7
CS
DQMB7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
56
57
58
59
60
61
62
63
U3
CS
U8
U4
U0 - U8
U0 - U8
U0 - U8
U0 - U8
U0 - U8
10ohm
CK0
A0 ~ A11, BA0,1
RAS
CAS
CKE0
WE
10ohm
5 SDRAMS
CK2,3
10pF
10ohm
CK1
4 SDRAMS
SCL
Serial PD
A0
A1
A2
SDA
V
CC
V
SS
Rev. 1.1/Apr.01
Capacitor
two 0.33uF
per each SDRAM
U0 ~ U8
U0 ~ U8
SA0 SA1 SA2
4
GMM2739233ETG
Pin Description
Pin Name
CK0, 1, 2, 3
(input pins)
CKE0
(input pin)
DESCRIPTION
CK is the master clock input to this pin. The other input signals are
referred at CK rising edge.
This pin determines whether or not the next CK is valid. If CKE is
High, the next CK rising edge is valid. If CKE is Low, the next CK
rising edge is invalid. This pin is used for power-down and clock
suspend modes.
When S is Low, the command input cycle becomes valid. When S is
high, all inputs are ignored. However, internal operations (bank active,
burst operations, etc.) are held.
Although these pin names are the same as those of conventional
DRAMs, they function in a different way. These pins define operation
commands (read, write, etc.) depending on the combination of their
voltage levels. For details, refer to the command operation section.
Row address (AX0 to AX11) is determined by A0 to A11 level at the
bank active command cycle CK rising edge. Column address is
determined by A0 to A8 level at the read or write command cycle CK
rising edge. And this column address becomes burst access start
address. A10 defines the precharge mode. When A10 = High at the
precharge command cycle, both banks are precharged. But when A10 =
Low at the precharge command cycle, only the bank that is selected by
BA0 is precharged.
BA0,1 are bank select signal. If BA0 is Low and BA1 is High, bank 0 is
selected. If BA0 is High and BA1 is Low, bank 1 is selected. If BA0 is
Low and BA1 is High, bank 2 is selected. If BA0 is High and BA1 is
High, bank 3 is selected.
Data is input and output from these pins. These pins are the same as
those of a conventional DRAMs.
DQMB controls input/output buffers.
• Read operation: If DQMB is High, The output buffer becomes High-Z.
If the DQMB is Low, the output buffer becomes Low-Z.
• Write operation: If DQMB is High, the previous data is held (the new data
is not written). If DQMB is Low, the data is written.
3.3 V is applied. (V
CC
is for the internal circuit)
Ground is connected. (V
SS
is for the internal circuit)
No Connection pins.
S0, 2
(input pins)
RAS, CAS and WE
(input pins)
A0 ~ A11
(input pins)
BA0,1
(input pin)
DQ0 ~ DQ63
CB0 ~ CB7
(I/O pins)
DQMB0 ~ DQMB7
(input pins)
V
CC
(power supply pins)
V
SS
(power supply pins)
NC
Rev. 1.1/Apr.01
5
