Preliminary
GS8132018/36CQ-333M/250M
GS868018/36CQ-333M/250M
GS836018/36CQ-333M/250M
Rad-Hard SRAM
100-Pin Ceramic TQFP
Military Temp
144Mb/72Mb/36Mb PL/FT Synchronous Burst SRAMs
Features
• Aerospace-Level Product
• FT pin for user-configurable flow through or pipeline
operation
• Single Cycle Deselect (SCD) operation
• 2.5 V or 3.3 V +10%/–10% core power supply
• 2.5 V or 3.3 V I/O supply
• LBO pin for Linear or Interleaved Burst mode
• Internal input resistors on mode pins allow floating mode pins
• Default to Interleaved Pipeline mode
• Byte Write (BW) and/or Global Write (GW) operation
• Internal self-timed write cycle
• Automatic power-down for portable applications
• 100-lead Ceramic QFP package
333 MHz–250 MHz
2.5 V or 3.3 V V
DD
2.5 V or 3.3 V I/O
positive-edge-triggered clock input (CK). Output enable (G)
and power down control (ZZ) are asynchronous inputs. Burst
cycles can be initiated with either ADSP or ADSC inputs. In
Burst mode, subsequent burst addresses are generated
internally and are controlled by ADV. The burst address
counter may be configured to count in either linear or
interleave order with the Linear Burst Order (LBO) input. The
Burst function need not be used. New addresses can be loaded
on every cycle with no degradation of chip performance.
Flow Through/Pipeline Reads
The function of the Data Output register can be controlled by
the user via the FT mode pin (Pin 14). Holding the FT mode
pin low places the RAM in Flow Through mode, causing
output data to bypass the Data Output Register. Holding FT
high places the RAM in Pipeline mode, activating the rising-
edge-triggered Data Output Register.
Byte Write and Global Write
Byte write operation is performed by using Byte Write enable
(BW) input combined with one or more individual byte write
signals (Bx). In addition, Global Write (GW) is available for
writing all bytes at one time, regardless of the Byte Write
control inputs.
Sleep Mode
Low power (Sleep mode) is attained through the assertion
(High) of the ZZ signal, or by stopping the clock (CK).
Memory data is retained during Sleep mode.
Core and Interface Voltages
The GS8128018/36CQ, GS868018/36CQ, and GS836018/
36CQ operate on a 2.5 V or 3.3 V power supply. All input are
3.3 V and 2.5 V compatible. Separate output power (V
DDQ
)
pins are used to decouple output noise from the internal circuits
and are 3.3 V and 2.5 V compatible.
Radiation Performance
• Total Ionizing Dose (TID) > 300krads(Si)
• Soft Error Rate (SER) = TBR
• Neutrons = TBR
• Single Event Latchup Immunity > 80 MeV.cm
2
/mg (125
C)
Functional Description
Applications
The GS8132018/36CQ (150,994,944-bit), GS868018/36CQ
(75,497,472-bit), and GS836018/36CQ (37,748,736-bit) are
high performance synchronous SRAMs with a 2-bit burst
address counter. Although of a type originally developed for
Level 2 Cache applications supporting high performance
CPUs, the device now finds application in synchronous SRAM
applications, ranging from DSP main store to networking chip
set support.
Controls
Addresses, data I/Os, chip enables (E1 and E3), address burst
control inputs (ADSP, ADSC, ADV), and write control inputs
(Bx, BW, GW) are synchronous and are controlled by a
Parameter Synopsis
t
KQ
tCycle
Curr
(x18)
Curr
(x36)
t
KQ
tCycle
Curr
(x18)
Curr
(x36)
-333M
2.5
3.0
650
720
4.5
4.5
520
555
-250M
2.5
4.0
550
590
5.5
5.5
480
500
Unit
ns
ns
mA
mA
ns
ns
mA
mA
Pipeline
3-1-1-1
Flow Through
2-1-1-1
Rev: 1.00 7/2017
1/27
© 2017, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Preliminary
GS8132018/36CQ-333M/250M
GS868018/36CQ-333M/250M
GS836018/36CQ-333M/250M
GS8132018 100-Pin Ceramic QFP Pinout (144Mb)
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
FT
V
DD
NC
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
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8
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9
72
8M x 18
10
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20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
A
NC
NC
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
Note:
Pins marked with NC can be tied to either V
DD
or V
SS
. These pins can also be left floating.
Rev: 1.00 7/2017
LBO
A
A
A
A
A
1
A
0
A
A
V
SS
V
DD
A
A
A
A
A
A
A
A
A
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© 2017, GSI Technology
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Preliminary
GS8132018/36CQ-333M/250M
GS868018/36CQ-333M/250M
GS836018/36CQ-333M/250M
GS8132036 100-Pin Ceramic QFP Pinout (144Mb)
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C3
V
SS
V
DDQ
DQ
C
DQ
C
FT
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
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9
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4M x 36
10
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20
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59
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58
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57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
A
B
D
B
C
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
Note:
Pins marked with NC can be tied to either V
DD
or V
SS
. These pins can also be left floating.
Rev: 1.00 7/2017
LBO
A
A
A
A
A
1
A
0
A
A
V
SS
V
DD
A
A
A
A
A
A
A
A
A
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Preliminary
GS8132018/36CQ-333M/250M
GS868018/36CQ-333M/250M
GS836018/36CQ-333M/250M
GS868018 100-Pin Ceramic QFP Pinout (72Mb)
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
FT
V
DD
NC
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
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4
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5
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8
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55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
NC
NC
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
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LBO
A
A
A
A
A
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0
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SS
V
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A
A
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A
A
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Preliminary
GS8132018/36CQ-333M/250M
GS868018/36CQ-333M/250M
GS836018/36CQ-333M/250M
GS868036 100-Pin Ceramic QFP Pinout (72Mb)
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C3
V
SS
V
DDQ
DQ
C
DQ
C
FT
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
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2M x 36
10
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20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
B
D
B
C
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
Rev: 1.00 7/2017
LBO
A
A
A
A
A
1
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0
A
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V
SS
V
DD
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A
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© 2017, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
