H5TC4G83BFR-PBA,H5TC4G83BFR-PBA pdf中文资料,H5TC4G83BFR-PBA引脚图,H5TC4G83BFR-PBA电路-Datasheet-电子工程世界

文档预览

4Gb DDR3L SDRAM

Lead-Free&Halogen-Free

(RoHS Compliant)

H5TC4G43BFR-xxA

H5TC4G83BFR-xxA

* SK hynix reserves the right to change products or specifications without notice.

Rev. 1.0 / Nov. 2013

Revision History

Revision No.

0.1

1.0

History

Initial Release

IDD Specification update

Draft Date

Jun. 2013

Nov.2013

Remark

Rev. 1.0 / Nov. 2013

Description

The H5TC4G43BFR-xxA and H5TC4G83BFR-xxA are a

4Gb low power

Double Data Rate III (DDR3L) Syn-

chronous DRAM, ideally suited for the main memory applications which requires large memory density,

high bandwidth and low power operation at 1.35V. DDR3L SDRAM provides backward compatibility with

the 1.5V DDR3 based environment without any changes. (Please refer to the SPD information for details.)

SK hynix 4Gb DDR3L SDRAMs offer fully synchronous operations referenced to both rising and falling

edges of the clock. While all addresses and control inputs are latched on the rising edges of the CK (falling

edges of the CK), Data, Data strobes and Write data masks inputs are sampled on both rising and falling

edges of it. The data paths are internally pipelined and 8-bit prefetched to achieve very high bandwidth.

Device Features and Ordering Information

FEATURES

• VDD=VDDQ=1.35V + 0.100 / - 0.067V

• Fully differential clock inputs (CK, CK) operation

• Differential Data Strobe (DQS, DQS)

• Average Refresh Cycle (Tcase of

C~ 95

- 7.8 µs at

C ~ 85

- 3.9

µs at 85

C ~ 95

• On chip DLL align DQ, DQS and DQS transition with CK



• JEDEC standard 78ball FBGA(x4/x8)

transition

• Driver strength selected by EMRS

• DM masks write data-in at the both rising and falling



• Dynamic On Die Termination supported

edges of the data strobe

• Asynchronous RESET pin supported

• All addresses and control inputs except data, data

• ZQ calibration supported

strobes and data masks latched on the rising edges of

the clock

• TDQS (Termination Data Strobe) supported (x8 only)

• Programmable CAS latency 5, 6, 7, 8, 9, 10, 11, 13

supported

• Programmable additive latency 0, CL-1, and CL-2



supported

• Programmable CAS Write latency (CWL) = 5, 6, 7, 8, 9

• Programmable burst length 4/8 with both nibble

sequential and interleave mode

• BL switch on the fly

• 8banks



• Write Levelization supported

• 8 bit pre-fetch

• This product in compliance with the RoHS directive.

Rev. 1.0 / Nov. 2013

ORDERING INFORMATION

Part No.

H5TC4G43BFR-*xxA

H5TC4G83BFR-*xxA

Configuration

1G x 4

512M x 8

Package

78ball FBGA

* xx means Speed Bin Grade

OPERATING FREQUENCY

Frequency [MHz]

Grade

CL5

-G7

-H9

-PB

-RD

667

CL6

800

CL7

1066

CL8

1066

1333

1600

1866

CL9

CL10

CL11

CL12

CL13

Remark

Rev. 1.0 / Nov. 2013

Package Ballout/Mechanical Dimension

x4 Package Ball out (Top view): 78ball FBGA Package

VSS

VDDQ

VSSQ

VREFDQ

ODT

VSS

VDD

VSS

VDD

VSS

VDD

VSSQ

DQ2

VDDQ

VSS

VDD

BA0

RESET

DQ0

DQS

RAS

CAS

BA2

A13

DQ1

VDD

A10/AP

A15

A12/BC

A11

A14

VSS

VSSQ

DQ3

VSS

VDD

VREFCA

BA1

VDD

VDDQ

VSSQ

VDDQ

CKE

VSS

VDD

VSS

VDD

VSS

Note: NF (No Function) - This is applied to balls only used in x4 configuration.

1 2 3

7 8 9

(Top View: See the balls through the Package)

Populated ball

Ball not populated

Rev. 1.0 / Nov. 2013

参数对比

与H5TC4G83BFR-PBA相近的元器件有：H5TC4G83BFR-G7A、H5TC4G83BFR-RDA、H5TC4G83BFR-H9A。描述及对比如下：

型号	H5TC4G83BFR-PBA	H5TC4G83BFR-G7A	H5TC4G83BFR-RDA	H5TC4G83BFR-H9A
描述	DDR DRAM, 512MX8, CMOS, PBGA78, FBGA-78	DDR DRAM, 512MX8, CMOS, PBGA78, FBGA-78	DDR DRAM, 512MX8, CMOS, PBGA78, FBGA-78	DDR DRAM, 512MX8, CMOS, PBGA78, FBGA-78
是否Rohs认证	符合	符合	符合	符合
包装说明	TFBGA,	TFBGA,	TFBGA,	TFBGA,
Reach Compliance Code	compliant	compliant	compliant	compliant
访问模式	MULTI BANK PAGE BURST	MULTI BANK PAGE BURST	MULTI BANK PAGE BURST	MULTI BANK PAGE BURST
其他特性	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH
JESD-30 代码	R-PBGA-B78	R-PBGA-B78	R-PBGA-B78	R-PBGA-B78
长度	11 mm	11 mm	11 mm	11 mm
内存密度	4294967296 bit	4294967296 bit	4294967296 bit	4294967296 bit
内存集成电路类型	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM
内存宽度	8	8	8	8
功能数量	1	1	1	1
端口数量	1	1	1	1
端子数量	78	78	78	78
字数	536870912 words	536870912 words	536870912 words	536870912 words
字数代码	512000000	512000000	512000000	512000000
工作模式	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
最高工作温度	85 °C	85 °C	85 °C	85 °C
组织	512MX8	512MX8	512MX8	512MX8
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	TFBGA	TFBGA	TFBGA	TFBGA
封装形状	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）	260	260	260	260
座面最大高度	1.2 mm	1.2 mm	1.2 mm	1.2 mm
自我刷新	YES	YES	YES	YES
最大供电电压 (Vsup)	1.45 V	1.45 V	1.45 V	1.45 V
最小供电电压 (Vsup)	1.283 V	1.283 V	1.283 V	1.283 V
标称供电电压 (Vsup)	1.35 V	1.35 V	1.35 V	1.35 V
表面贴装	YES	YES	YES	YES
技术	CMOS	CMOS	CMOS	CMOS
温度等级	OTHER	OTHER	OTHER	OTHER
端子形式	BALL	BALL	BALL	BALL
端子节距	0.8 mm	0.8 mm	0.8 mm	0.8 mm
端子位置	BOTTOM	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	20	20	20	20
宽度	7.5 mm	7.5 mm	7.5 mm	7.5 mm
ECCN代码	-	EAR99	EAR99	EAR99

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京瓷和Vicor合作开发下一代合封电源解决方案

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