IDT70V7519S166BC8,IDT70V7519S166BC8 pdf中文资料,IDT70V7519S166BC8引脚图,IDT70V7519S166BC8电路-Datasheet-电子工程世界

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HIGH-SPEED 3.3V 256K x 36

SYNCHRONOUS

BANK-SWITCHABLE

DUAL-PORT STATIC RAM

WITH 3.3V OR 2.5V INTERFACE

.eatures:

PRELIMINARY

IDT70V7519S

256K x 36 Synchronous Bank-Switchable Dual-ported

SRAM Architecture

–

64 independent 4K x 36 banks

– 9 megabits of memory on chip

Bank access controlled via bank address pins

High-speed data access

– Commercial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)

– Industrial: 4.2ns (133MHz) (max.)

Selectable Pipelined or Flow-Through output mode

Counter enable and repeat features

Dual chip enables allow for depth expansion without

additional logic

Full synchronous operation on both ports

– 6ns cycle time, 166MHz operation (12Gbps bandwidth)

– Fast 3.6ns clock to data out

– 1.7ns setup to clock and 0.5ns hold on all control, data, and

address inputs @ 166MHz

– Data input, address, byte enable and control registers

– Self-timed write allows fast cycle time

Separate byte controls for multiplexed bus and bus

matching compatibility

LVTTL- compatible, 3.3V (±150mV) power supply

for core

LVTTL compatible, selectable 3.3V (±150mV) or 2.5V

(±100mV) power supply for I/Os and control signals on

each port

Industrial temperature range (-40°C to +85°C) is

available at 133MHz.

Available in a 208-pin Plastic Quad Flatpack (PQFP),

208-pin fine pitch Ball Grid Array (fpBGA), and 256-pin Ball

Grid Array (BGA)

Supports JTAG features compliant with IEEE 1149.1

.unctional Block Diagram

PL/FT

OPT

CLK

ADS

CNTEN

REPEAT

R/W

PL/FT

OPT

CLK

ADS

CNTEN

REPEAT

R/W

CONTROL

LOGIC

MUX

4Kx36

MEMORY

ARRAY

(BANK 0)

MUX

CONTROL

LOGIC

I/O

0L-35L

I/O

CONTROL

MUX

4Kx36

MEMORY

ARRAY

(BANK 1)

MUX

I/O

CONTROL

I/O

0R-35R

11L

ADDRESS

DECODE

ADDRESS

DECODE

11R

BANK

DECODE

MUX

4Kx36

MEMORY

ARRAY

(BANK 63)

BANK

DECODE

NOTE:

1. The Bank-Switchable dual-port uses a true SRAM

core instead of the traditional dual-port SRAM core.

As a result, it has unique operating characteristics.

Please refer to the functional description on page 19

for details.

MUX

TDI

TDO

JTAG

TMS

TCK

TRST

5618 drw 01

JANUARY 2002

DSC 5618/3

IDT70V7519S

High-Speed 256K x 36 Synchronous Bank-Switchable Dual-Port Static RAM

Preliminary

Industrial and Commercial Temperature Ranges

Description:

The IDT70V7519 is a high-speed 256Kx36 (9Mbit) synchronous

Bank-Switchable Dual-Ported SRAM organized into 64 independent

4Kx36 banks. The device has two independent ports with separate

control, address, and I/O pins for each port, allowing each port to access

any 4Kx36 memory block not already accessed by the other port.

Accesses by the ports into specific banks are controlled via the bank

address pins under the user's direct control.

Registers on control, data, and address inputs provide minimal setup

and hold times. The timing latitude provided by this approach allows

systems to be designed with very short cycle times. With an input data

unidirectional or bidirectional data flow in bursts. An automatic power down

feature, controlled by CE

and CE

, permits the on-chip circuitry of each

port to enter a very low standby power mode. The dual chip enables also

facilitate depth expansion.

The 70V7519 can support an operating voltage of either 3.3V or 2.5V

on one or both ports, controllable by the OPT pins. The power supply for

the core of the device(V

) remains at 3.3V. Please refer also to the

functional description on page 19.

Pin Configuration

(1,2,3,4)

01/11/02

A10

A11

A12

A13

A14

A15

A16

A17

19L

18L

TDO

B10

CLK

CNTEN

B11

B12

B13

B14

OPT

B15

I/O

17L

B16

B17

I/O

20R

I/O

18R

TDI

C10

ADS

C11

C12

C13

C14

DDQR

I/O

16L

I/O

15R

C15

C16

C17

DDQL

I/O

19R

DDQR

PL/

10L

D10

R/W

D11

D12

D13

D14

I/O

16R

D15

I/O

15L

D16

D17

I/O

22L

I/O

21L

I/O

20L

11L

REPEAT

I/O

17R

DDQL

I/O

14L

I/O

14R

E14

E15

E16

E17

I/O

23L

I/O

22R

DDQR

I/O

21R

I/O

12L

I/O

13R

F14

F15

F16

I/O

13L

F17

DDQL

I/O

23R

I/O

24L

G14

I/O

12R

I/O

11L

DDQR

G15

G16

G17

I/O

26L

I/O

25L

I/O

24R

I/O

DDQL

I/O

10L

I/O

11R

I/O

26R

DDQR

I/O

25R

70V7519BF

BF-208

(5)

208-Pin fpBGA

Top View

(6)

H14

H15

H16

H17

J14

J15

J16

I/O

10R

J17

DDQL

K14

K15

K16

DDQR

K17

I/O

28R

I/O

27R

I/O

DDQL

I/O

L14

L15

L16

L17

I/O

29R

I/O

28L

DDQR

I/O

27L

I/O

M14

I/O

M15

M16

I/O

M17

DDQL

I/O

29L

I/O

30R

N14

I/O

DDQR

N15

N16

N17

I/O

31L

I/O

31R

I/O

30L

P10

P11

P12

P13

I/O

P14

DDQL

I/O

P15

P16

I/O

P17

I/O

32R

I/O

32L

DDQR

I/O

35R

TRST

R10

CLK

CNTEN

R11

R12

R13

I/O

R14

I/O

R15

R16

I/O

R17

I/O

33L

I/O

34R

TCK

T10

ADS

T11

T12

T13

T14

DDQL

T15

I/O

DDQR

T16

T17

I/O

33R

I/O

34L

DDQL

TMS

10R

U10

R/W

U12

U13

U14

I/O

U15

U16

I/O

U17

I/O

35L

PL/

11R

OPT

I/O

5618 drw 02c

NOTES:

1. All V

pins must be connected to 3.3V power supply.

2. All V

DDQ

pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to V

(3.3V), and 2.5V if OPT pin for that port is

set to V

(0V).

3. All V

pins must be connected to ground supply.

4. Package body is approximately 15mm x 15mm x 1.4mm with 0.8mm ball pitch.

5. This package code is used to reference the package diagram.

6. This text does not indicate orientation of the actual part-marking.

6.42

IDT70V7519S

High-Speed 256K x 36 Synchronous Bank-Switchable Dual-Port Static RAM

Preliminary

Industrial and Commercial Temperature Ranges

Pin Configuration

(1,2,3,4)

(con't.)

70V7519BC

BC-256

(5)

256-Pin BGA

Top View

(6)

A10

A11

A12

A13

A14

A15

11/08/01

A16

TDI

11L

CNTEN

B10

B11

B12

B13

B14

B15

B16

I/O

18L

TDO

R/W

REPEAT

C10

C11

C12

C13

C14

I/O

17L

C15

C16

I/O

18R

I/O

19L

10L

CLK

ADS

D10

D11

D12

D13

OPT

I/O

17R

I/O

16L

D14

D15

D16

I/O

20R

I/O

19R

I/O

20L

PL/FT

DDQL

DDQR

DDQL

DDQR

I/O

15R

I/O

15L

I/O

16R

E10

E11

E12

E13

E14

E15

E16

I/O

21R

I/O

21L

I/O

22L

DDQL

F10

F11

DDQR

I/O

13L

I/O

14L

I/O

14R

F12

F13

F14

F15

F16

I/O

23L

I/O

22R

I/O

23R

DDQL

G10

G11

DDQR

I/O

12R

I/O

13R

I/O

12L

G12

G13

G14

G15

G16

I/O

24R

I/O

24L

I/O

25L

DDQR

H10

H11

H12

DDQL

I/O

10L

I/O

11L

I/O

11R

H13

H14

H15

H16

I/O

26L

I/O

25R

I/O

26R

DDQR

J10

J11

J12

DDQL

I/O

J13

J14

I/O

10R

J15

J16

I/O

27L

I/O

28R

I/O

27R

DDQL

K10

K11

K12

DDQR

I/O

K13

K14

K15

I/O

K16

I/O

29R

I/O

29L

I/O

28L

DDQL

L10

L11

L12

DDQR

I/O

L13

L14

I/O

L15

I/O

L16

I/O

30L

I/O

31R

I/O

30R

DDQR

M10

M11

M12

DDQL

I/O

M13

M14

I/O

M15

M16

I/O

32R

I/O

32L

I/O

31L

DDQR

N10

N11

N12

DDQL

I/O

N13

N14

I/O

N15

I/O

N16

I/O

33L

I/O

34R

I/O

33R

PL/FT

DDQR

DDQL

DDQR

DDQL

P10

P11

P12

P13

I/O

P14

I/O

P15

P16

I/O

35R

I/O

34L

TMS

10R

CLK

ADS

R10

R11

R12

R13

I/O

R14

R15

I/O

R16

I/O

35L

TRST

R/W

REPEA T

T10

T11

T12

T13

OPT

T14

T15

T16

TCK

11R

CNTEN

5618 drw 02d

NOTES:

1. All V

pins must be connected to 3.3V power supply.

2. All V

DDQ

pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to V

(3.3V), and 2.5V if OPT pin for that port is

set to V

(0V).

3. All V

pins must be connected to ground supply.

4. Package body is approximately 17mm x 17mm x 1.4mm, with 1.0mm ball-pitch.

5. This package code is used to reference the package diagram.

6. This text does not indicate orientation of the actual part-marking.

6.42

IDT70V7519S

High-Speed 256K x 36 Synchronous Bank-Switchable Dual-Port Static RAM

Preliminary

Industrial and Commercial Temperature Ranges

Pin Configuration

(1,2,3,4)

(con't.)

DDQR

I/O

18R

I/O

18L

PL/FT

TDI

TDO

11L

10L

CLK

R/W

ADS

CNTEN

REPEAT

OPT

I/O

17L

I/O

17R

DDQR

208

207

206

205

204

203

202

201

200

199

198

197

196

195

194

193

192

191

190

189

188

187

186

185

184

183

182

181

180

179

178

177

176

175

174

173

172

171

170

169

168

167

166

165

164

163

162

161

160

159

158

157

11/08/01

100

101

102

103

104

I/O

19L

I/O

19R

I/O

20L

I/O

20R

DDQL

I/O

21L

I/O

21R

I/O

22L

I/O

22R

DDQR

I/O

23L

I/O

23R

I/O

24L

I/O

24R

DDQL

I/O

25L

I/O

25R

I/O

26L

I/O

26R

DDQR

DDQL

I/O

27R

I/O

27L

I/O

28R

I/O

28L

DDQR

I/O

29R

I/O

29L

I/O

30R

I/O

30L

DDQL

I/O

31R

I/O

31L

I/O

32R

I/O

32L

DDQR

I/O

33R

I/O

33L

I/O

34R

I/O

34L

70V7519DR

DR-208

(5)

208-Pin PQFP

Top View

(6)

156

155

154

153

152

151

150

149

148

147

146

145

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

I/O

16L

I/O

16R

I/O

15L

I/O

15R

DDQL

I/O

14L

I/O

14R

I/O

13L

I/O

13R

DDQR

I/O

12L

I/O

12R

I/O

11L

I/O

11R

DDQL

I/O

10L

I/O

10R

I/O

DDQR

DDQL

I/O

DDQR

I/O

DDQL

I/O

DDQR

I/O

NOTES:

1. All V

pins must be connected to 3.3V power supply.

2. All V

DDQ

pins must be connected to appropriate power supply: 3.3V if OPT pin for that port is set to V

(3.3V), and 2.5V if OPT pin for that port is set to V

(0V).

3. All V

pins must be connected to ground supply.

4. Package body is approximately 28mm x 28mm x 3.5mm.

5. This package code is used to reference the package diagram.

6. This text does not indicate orientation of the actual part-marking.

DDQL

I/O

35R

I/O

35L

PL/FT

TMS

TCK

TRST

11R

10R

CLK

R/W

ADS

CNTEN

REPEAT

OPT

I/O

DDQL

5618 drw 02a

6.42

IDT70V7519S

High-Speed 256K x 36 Synchronous Bank-Switchable Dual-Port Static RAM

Preliminary

Industrial and Commercial Temperature Ranges

Pin Names

Left Port

R/W

- BA

- A

11L

I/O

- I/O

35L

CLK

PL/FT

ADS

CNTEN

REPEAT

DDQL

OPT

TDI

TDO

TCK

TMS

TRST

Right Port

R/W

- BA

- A

11R

I/O

- I/O

35R

CLK

PL/FT

ADS

CNTEN

REPEAT

DDQR

OPT

Chip Enables

Read/Write Enable

Output Enable

Bank Address

(4)

Address

Data Input/Output

Clock

Pipeline/Flow-Through

Address Strobe Enable

Counter Enable

Counter Repeat

(3)

Byte Enables (9-bit bytes)

Power (I/O Bus) (3.3V or 2.5V)

(1)

Option for selecting V

DDQX

(1,2)

Power (3.3V)

(1)

Ground (0V)

Test Data Input

Test Data Output

Test Logic Clock (10MHz)

Test Mode Select

Reset (Initialize TAP Controller)

5618 tbl 01

Names

NOTES:

1. V

, OPT

, and V

DDQX

must be set to appropriate operating levels prior to

applying inputs on the I/Os and controls for that port.

2. OPT

selects the operating voltage levels for the I/Os and controls on that port.

If OPT

is set to VIH (3.3V), then that port's I/Os and controls will operate at 3.3V

levels and V

DDQX

must be supplied at 3.3V. If OPT

is set to VIL (0V), then that

port's I/Os and address controls will operate at 2.5V levels and V

DDQX

must be

supplied at 2.5V. The OPT pins are independent of one another—both ports can

operate at 3.3V levels, both can operate at 2.5V levels, or either can operate

at 3.3V with the other at 2.5V.

3. When

REPEAT

is asserted, the counter will reset to the last valid address loaded

via

ADS

4. Accesses by the ports into specific banks are controlled by the bank address

pins under the user's direct control: each port can access any bank of memory

with the shared array that is not currently being accessed by the opposite port

(i.e., BA

- BA

≠

- BA

). In the event that both ports try to access the

same bank at the same time, neither access will be valid, and data at the two

specific addresses targeted by the ports within that bank may be corrupted (in

the case that either or both ports are writing) or may result in invalid output (in

the case that both ports are trying to read).

6.42

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eeworld网报道：2017年5月11日，小米科技宣布，在印度的首家小米之家将于5月20日正式开业。小米之家是小米独特的线下零售商店，米粉可以到此来体验和购买小米最新的产品，小米之家融合了互联网和电子商务带来的高效服务以及线下零售的用户体验。米粉可以在店里买到一系列小米产品，如手机，移动电源，耳机，手环，空气净化器以及在印度发布的生态链产品。未来两年，小米计划在印度开100家小米...[详细]
单片机学习技巧

学习单片机,除了搞清单片机内部功能、存储空间分配及I/O接口外,还应掌握其指令系统。MCS-51共有111条指令,现介绍我们总结出的快速记忆MCS-51指令的方法,供大家参考。大家都知道,汇编语言指令由操作码、操作数两部分组成。MCS-51使用汇编语言指令,它共有44个操作码助记符,33种功能,其操作数有#data、direct、Rn、@Ri等。这里先介绍指令助记符及其相关符号的记忆方法。一、...[详细]
三边超窄边框设计，荣耀magicbook pro 将启动盲约

今（17）日，荣耀智慧生活官微宣布荣耀MagicBook Pro盲约即将在7月18日0点开启。既然是盲约，荣耀自然不会在明天公布该款笔记本的配置信息和价格，据悉，荣耀MagicBook Pro将于7月23日在西安发布。从海报上可看出，该款笔记本B面采用三边窄边框设计，也符合现在笔记本主流趋势，C面仍延续magicbook双边扬声器的设计，不过此次pro版将扬声器与电源键加入到了键盘布局中。 ...[详细]
起亚全新一代K900可能将于2018年正式推出

日前，有国外媒体再度拍摄到一组起亚全新一代K900（北美版称K900，国内称K9）的路试谍照。据了解，这款车将会在2018年正式推出。　　从最新的谍照来看，全新一代K900将会采用与同门师兄Genesis相同的设计风格，一体式网状前格栅与此前曝光的Genesis G70有异曲同工之妙。同时，新车还换装了新的前包围以及新前大灯设计，双LED日间行车灯点亮后视觉效果也比较独特。新车尾部...[详细]
以太网简介以及SMI接口

以太网简介 STM32F20X和STM32F21的以太网外设可接受和发送数据按照IEE802.3-2002标准。以太网提供一个完整的、灵活的外设去满足不同应用和要求。它支持与外部相连(PHY)的两个标准的工业接口：默认情况使用在IEEE802.3规范中定义的独立介质接口(MII)和精简介质独立接口(RMII)。它可以被用于大量的需求，例如开关(交换机)、网络接口卡等等。以太网满足下列标准： ...[详细]
中国新能源行业十佳系统集成商花落谁家

广告摘要声明广告【文/sya】随着新能源行业技术革新的日新月异，传统的新能源产品生产制造方式已不能满足生产工艺的要求，迫使行业内企业提升自动化率。工业机器人系统集成商经过多年的发展，不断交叉渗透在组装、焊接、检测、点胶、上下料、贴片、埋入等工艺环节，助力新能源行业欣欣向荣。新能源行业的火热，进一步带动了锂电、新能源汽车的发展。但在技术、市场占有率、客户量等因素的影响下，导致工业机器人系统集成商...[详细]
地平线RDK系列再升级，NodeHub惊喜发布

7月25日，“地平线2023创享日”在深圳成功举办。活动现场，地平线官宣了一系列重要发布：全新地平线RDK系列机器人开发者套件正式上线，机器人TogetheROS.Bot™2.0版发布，应用中心NodeHub首发亮相，地平线开发者社区改版上线。地平线创始人兼CEO余凯、地平线机器人事业部总经理王丛、地平线机器人事业部生态负责人胡春旭，以及地平线合作伙伴、高校专家、开发者代...[详细]
ARM单片机，你知多少？

目前大量的中、低端嵌入式应用，主要使用8/16位单片机。在国内，由于历史的原因，主要是以MCS51核为主的许多不同型号单片机，主要厂商有Atmel、Philips、Winbond、宏晶等。还有一些近几年发展较快的新型单片机，如PIC、AVR、MSP430系列等。这些单片机各有特点，但从目前的发展角度来看，单片机针对特定应用领域的个性化发展愈发明显。 1、软件方面这应该是最大的区别了。引入了...[详细]
三星电机开发出适用于自动驾驶的半导体基板 FCBGA

三星电机宣布该公司已经开发出适用于高级驾驶辅助系统（ADAS）的车用半导体基板（FCBGA，Flip Chip-Ball Grid Array），扩充高端汽车用半导体基板的产品阵容，三星电机计划向全球客户供应该产品。三星表示，新开发的 FCBGA 可适用于高性能自动驾驶系统，是汽车电子产品中技术水平最高的产品之一。 ▲ 图源：三星电机据介绍，这种新开发的基板中电路线宽和间距缩减了...[详细]
SylixOS CAN总线初始化流程解析

概述本文档是在AT91SAM9X25平台上进行SylixOS CAN总线驱动开发时，对CAN总线初始化流程的分析。适用于正在学习CAN总线开发的技术工程师。技术实现 CAN总线的初始化流程可以分成两个部分：一部分是CAN总线通道资源初始化，主要工作是对通道相关的管脚和中断以及总线编程时需要的时钟等资源的初始化；另一部分是CAN总线的硬件初始化，主要工作是对总线的波特率的设置、...[详细]
使用康耐视产品对轮毂进行刻码及追溯

中信戴卡股份有限公司(以下简称中信戴卡)是集铝车轮制造、汽车底盘、动力总成、车身零部件制造、装备制造、产品表面处理、模具制造为一体的大型汽车零部件企业集团，在世界汽车零部件生产制造领域具有重要地位和影响力。以前，中信戴卡在汽车轮毂的生产过程中遇到两个非常棘手的问题。“一是产品在生产的各个环节，我们需要及时了解产品的生产状态，以避免出现生产事故。二是产品流出工厂之后，我们还需要了解产品在最终用户...[详细]
基于ARM-UClinux的无线家庭网关设计

引言　　随着网络技术和信息家电的飞速发展，越来越多的家庭要求建立家庭网络。家庭网关是整个家庭网络的核心，它主要实现Internet接入、远程控制，以及连接家庭内部异构子网的功能。基于PC机方案的家庭网关不仅成本较高，而且要求计算机一直处于开机并可进行通信的状态，还不能在计算机上运行干扰通信任务的软件和硬件。所以，为适应普通用户，家庭网关应设计为基于廉价的非PC机设备。但是，若采用8位、16位单片...[详细]