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Integrated Silicon Solution, Inc.
Rev. B
04/17/08
1
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
BLOCK DIAGRAM
MODE
CLK
CLK
Q0
A0
A0'
BINARY
COUNTER
ADV
ADSC
ADSP
CE
CLR
Q1
A1
A1'
1Mx36;
2Mx18;
MEMORY ARRAY
20/21
A
20/21
D
Q
18/19
ADDRESS
REGISTER
CE
CLK
36,
or 18
36,
or 18
GW
BWE
BW(a-d)
x18: a,b
x36: a-d
DQ(a-d)
BYTE WRITE
REGISTERS
CLK
D
Q
CE
CE2
CE2
D
Q
2/4/8
ENABLE
REGISTER
CE
CLK
INPUT
REGISTERS
CLK
36,
or 18
DQa - DQd
OE
ZZ
POWER
DOWN
OE
2
Integrated Silicon Solution, Inc.
Rev. B
04/17/08
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165-PIN BGA
165-Ball, 13x15 mm BGA
BOTTOM vIEW
Integrated Silicon Solution, Inc.
Rev. B
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3
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165 PBGA PACKAGE PIN CONFIGURATION
1M
x
36 (TOP VIEW)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQc
DQc
DQc
DQc
NC
DQd
DQd
DQd
DQd
DQPd
NC
MODE
2
A
A
NC
DQc
DQc
DQc
DQc
NC
DQd
DQd
DQd
DQd
NC
NC
A
3
CE
CE2
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
NC
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
A
A
4
BWc
BWd
Vss
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
Vss
A
A
5
BWb
BWa
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
NC
NC
NC
6
CE2
CLK
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
A
A
1
*
A
0
*
7
BWE
GW
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
NC
NC
NC
8
ADSC
OE
Vss
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
Vss
A
A
9
ADV
ADSP
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
Nc
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
A
A
10
A
A
Nc
DQb
DQb
DQb
DQb
Nc
dqa
dqa
dqa
dqa
A
A
11
NC
NC
DQPb
DQb
DQb
DQb
DQb
ZZ
dqa
dqa
dqa
dqa
A
A
NC DQPa
Note:
* A
0
and A
1
are the two least significant bits (LSB) of the address field and set the internal burst counter if burst is desired.
(Under Evaluation)
PIN DESCRIPTIONS
Symbol
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE, CE2,
CE2
Pin Name
Address Inputs
Synchronous Burst Address
Inputs
Synchronous Burst Address
Advance.
Address Status Processor
Address Status Controller
Global Write Enable
Synchronous Clock
Synchronous Chip Select
Symbol
BWE
OE
ZZ
MODE
NC
DQa-DQd
DQPa-Pd
V
dd
V
ddq
vss
Pin Name
Byte Write Enable
Output Enable
Power Sleep Mode
Burst Sequence Selection
No Connect
Data Inputs/Outputs
Data Inputs/Outputs
Power Supply
Output Power Supply
Ground
BWx (x=a,b,c,d)
Synchronous Byte Write
Controls
4
Integrated Silicon Solution, Inc.
Rev. B
04/17/08
IS61LF102436A IS61LF204818A
IS61VF102436A IS61VF204818A
165 PBGA PACKAGE PIN CONFIGURATION
2M
x
18 (TOP VIEW)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQb
DQb
DQb
DQb
DQPb
NC
MODE
2
A
A
NC
DQb
DQb
DQb
DQb
NC
NC
NC
NC
NC
NC
NC
A
3
CE
CE2
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
NC
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
A
A
4
BWb
NC
Vss
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
Vss
A
A
5
NC
BWa
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
NC
NC
NC
6
CE2
CLK
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
A
A
1
*
A
0
*
7
BWE
GW
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
NC
NC
NC
8
ADSC
OE
Vss
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
Vss
A
A
9
ADV
ADSP
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
Nc
V
ddq
V
ddq
V
ddq
V
ddq
V
ddq
A
A
10
A
A
Nc
NC
NC
NC
NC
Nc
dqa
dqa
dqa
dqa
NC
A
A
11
A
NC
DQPa
DQa
DQa
DQa
DQa
ZZ
Nc
Nc
Nc
Nc
NC
A
A
Note:
* A
0
and A
1
are the two least significant bits (LSB) of the address field and set the internal burst counter if burst is desired.
