V916764B24QA
64M x 64 HIGH PERFORMANCE
UNBUFFERED DDR2 SDRAM SODIMM
Features
•
•
•
•
•
•
•
•
•
•
•
•
•
•
200-pin, unbuffered small outline, dual in-line
memory module(SODIMM)
JEDEC standard 1.8V + 0.1V power supply
VDDQ=1.8V + 0.1V
Fast data transfer rate: PC2-3200, PC2-4200, or
PC2-5300
Programmable CAS Latency(CL): 3, 4, 5
Programmable Additive Latency(AL): 0, 1, 2, 3
and 4
Write Latency(WL)=Read Latency(RL)-1
Programmble burst lengths: 4 or 8
Differential data strobe (DQS, DQS#)
(Single ended data strobe option)
On-die termination (ODT)
Adjustable data-output drive strength
64ms, 8192-cycle refresh
Serial Presence Detect (SPD) with EEPROM
Description
The V916764B24QA memory module is orga-
nized as 67,108,864 x 64 bits in a 200 pin memory
module. The 64M x 64 memory module uses 8 Pro-
MOS 32M x 16 DDR2 SDRAMs. The x64 modules
are ideal for use in high performance computer sys-
tems where increased memory density and fast
access times are required.
Speed Grade
DDR2-400
PC2-3200 (D3)
Bandwith@CL=3
Bandwith@CL=4
Bandwith@CL=5
CL-tRCD-tRP
400
400
400
3-3-3
DDR2-533
PC2-4200 (E4)
400
533
533
4-4-4
DDR2-667
PC2-5300 (F5)
400
533
667
5-5-5
Units
Mbps
Mbps
Mbps
tCK
V916764B24QA Rev 1.3 March 2007
1
ProMOS TECHNOLOGIES
Part Number Information
V916764B24QA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
V
ProMOS
TYPE
9 : DDR2
9
1
6 7
6 4
DATA
DEPTH
16 : 16Mb
32 : 32 Mb
64 : 64 Mb
65 : 128 Mb
66 : 256 Mb
B
2
REFRESH
RATE
2: 8K
4
Q
A
F
W
PCB TYPE
-
D
3
W : GOLD_RoHS
COMPONENT
REV LEVEL
VOLTAGE
1: 1.8V
DATA WIDTH
& COMP DENSITY
66
67
68
69
74
75
76
77
X64 using 256M
X64 using 512M
X64 using 1G
X64 using 2G
X72 using 256M
X72 using 512M
X72 using 1G
X72 using 2G
MODULE TYPE
& COMP WIDTH
BANKS
4 : 4 Banks
8 : 8 Banks
COMPONENT PKG
RoHS
F
PACKAGE
DESCRIPTION
FBGA
*RoHS: Restriction of Hazardous Substances
BASED ON
240PIN DIMM
UNBUFFERED
240PIN DIMM
REGISTERED
200PIN
SO-DIMM
172PIN
Micro-DIMM
X4 X16 X8
I
N
V
J
O
B
K
U
G
M
I/O INTERFACE
Q: SSTL _18
SPEED
D3 : PC2-3200 (200MHz @CL3-3-3)
E4 : PC2-4200 (266MHz @CL4-4-4)
F5 : PC2-5300 (333MHz @CL5-5-5)
G5 : PC2-6400 (400MHz @CL5-5-5)
G6 : PC2-6400 (400MHz @CL6-6-6)
V916764B24QA Rev 1.3 March 2007
2
ProMOS TECHNOLOGIES
Block Diagram
3
V916764B24QA
S1#
S0#
DQS0
DQS0#
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS1#
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U1
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
DQS4
DQS4#
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
U9
DQS5
DQS5#
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U3
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U6
DQS2
DQS2#
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
DQS6
DQS6#
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
U2
U8
DQS7
DQS7#
DM7
DQS3
DQS3#
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U4
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U5
BA0-BA1/BA2
A0-A13
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
3
BA0-BA1/BA2: DDR2 SDRAMs
A0-A13: DDR2 SDRAMs
RAS#: DDR2 SDRAMs
CAS#: DDR2 SDRAMs
WE#: DDR2 SDRAMs
CKE0: DDR2 SDRAMs
CKE1: DDR2 SDRAMs
ODT0: DDR2 SDRAMs
ODT1: DDR2 SDRAMs
U7
SCL
100
Serial PD
WP A0
A1
A2
SA0 SA1
SDA
CK0
CK0#
100
CK1
CK1#
U1, U2, U8, U9
U3, U4, U5, U6
V
DDSPD
V
DD,
V
DD
Q, V
DD
L
V
REF
V
SS
Serial PD
DDR2 SDRAMS
DDR2 SDRAMS
DDR2 SDRAMS, EEPROM
NOTE:
Unless otherwise noted, resistor values are 22 .
V916764B24QA Rev 1.3 March 2007
3
ProMOS TECHNOLOGIES
Pin Configuration (front/back side)
(200-pin
SODIMM Front)
PIN SYMBOL PIN SYMBOL PIN SYMBOL PIN SYMBOL
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
Vss
DQ10
DQ11
V
SS
V
SS
DQ16
DQ17
V
SS
DQS2#
51
53
55
57
59
61
63
65
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
DQS2
V
SS
DQ18
DQ19
V
SS
DQ24
DQ25
V
SS
DM3
NC
V
SS
DQ26
DQ27
V
SS
CKE0
V
DD
NC
NC/BA2
V
DD
A12
A9
A8
V
DD
A5
A3
101
A1
151
103
V
DD
153
105 A10/AP
155
107
BA0
157
109
WE#
159
161
111
V
DD
113 CAS# 163
115
S1#
165
117
V
DD
167
119 ODT1 169
121
V
SS
171
123 DQ32 173
125 DQ33 175
127
V
SS
177
129 DQS4# 179
131 DQS4 181
133
V
SS
183
135 DQ34 185
137 DQ35 187
139
V
SS
189
141 DQ40 191
143 DQ41 193
145
V
SS
195
147 DM5 197
149
V
SS
199
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DM7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
V
DDSPD
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
V
SS
DQ4
DQ5
V
SS
DM0
V
SS
DQ6
DQ7
V
SS
DQ12
DQ13
V
SS
DM1
V
SS
CK0
CK0#
V
SS
DQ14
DQ15
V
SS
V
SS
DQ20
DQ21
V
SS
NC
V916764B24QA
(200- pin SODIMM Back)
PIN SYMB OL PIN SYMB OL PIN SYMB OL PIN SYMB OL
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
DM2
V
SS
DQ22
DQ23
V
SS
DQ28
DQ29
V
SS
DQS3#
DQS3
V
SS
DQ30
DQ31
V
SS
CKE1
V
DD
NC
NC
V
DD
A11
A7
A6
V
DD
A4
A2
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
136
138
140
142
144
146
148
150
A0
V
DD
BA1
RAS#
S0#
V
DD
ODT0
A13
V
DD
NC
V
SS
DQ36
DQ37
V
SS
DM4
V
SS
DQ38
DQ39
V
SS
DQ44
DQ45
V
SS
DQS5#
DQS5
V
SS
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
DQ46
DQ47
V
SS
DQ52
DQ53
V
SS
CK1
CK1#
V
SS
DM6
V
SS
DQ54
DQ55
V
SS
DQ60
DQ61
V
SS
DQS7#
DQS7
V
SS
DQ62
DQ63
V
SS
SA0
SA1
V916764B24QA Rev 1.3 March 2007
4
ProMOS TECHNOLOGIES
Pin Description
Symbol
CK0-CK2
CK0#-CK2#
CKE0-CKE1
Input
Type
Input
Function
V916764B24QA
CK and CK# are differential clock inputs. All the SDRAM addr/cntl inputs are sampled on the crossing
of positive edge of CK and negative edge of CK#. Output (read) data is reference to the crossing of
CK and CK# (Both directions of crossing)
Activates the SDRAM CK signal when high and deactivates the CK Signal When low. By deactivat-
ing the clocks, CKE low initiates the Powe Down mode, or the Self-Refresh mode
Enables the associated SDRAM command decoder when low and disables the command decoder
when high. When the command decoder is disbled, new command are ignored but previous opera-
tions continue. This signal provides for external rank selection on systems with multiple ranks
RAS#, CAS#, WE# (ALONG WITH CS#) define the command being entered.
When high, termination resistance is enabled for all DQ, DQ# and DM pins, assuming the function is
enabled in the Extended Mode Register Set (EMRS).
Reference voltage for SSTL 18 inputs.
Power supply for the DDR II SDRAM output buffers to provide improved noise immunity. For all cur-
rent DDR2 unbuffered DIMM designs, VDDQ shares the same power plane as VDD pins.
Selects which SDRAM BANK of four is activated.
During a Bank Activate command cycle, Address input defines the row address (RA0-RA13)
During a Read or Write command cycle, Address input defines the colum address, In addition to the
column address, AP is used to invoke autoprecharge operation at the end of the burst read or write
cycle. If AP is high, autoprecharge is selected and BA0, BA1 defines the bank to be precharged. If
AP is low, autoprecharge is disbled. During a precharge command cycle, AP is used in conjunction
with BA0, BA1 to control which bank(s) to precharge. If AP is high, all banks will be precharged
regardless of the state of BA0, BA1. If AP is low, BA0, BA1are used to define which bank to pre-
charge.
Data and Check Bit Input/Output pins.
DM is an input mask signal for write data. Input data is masked when DM is sampled High coincident
with that input data during a write access. DM is sampled on both edges of DQS. Although DM pins
are input only, the DM loading matches the DQ and DQS loading.
Power and ground for DDR2 SDRAM input buffers, and core logic. VDD and VDDQ pins are tied to
V
DD
/V
DDQ
planes on these modules.
Data strobe for input and output data. its edge-aligned with read data, center aligned with write data.
DQS# is only used when differential data strobe mode is enabled via the LOAD MODE command.
These signals and tied at the system planar to either V
SS
or V
DD
to configure the serial SPD EER-
POM address range.
This bidirectional pin is used to transfer data into or out of the SPD EEPROM. A resistor must be
connected from the SDA bus line to VDD to act as a pullup on the system board.
This signal is used to clock data into and out of the SPD EEPROM. A resistor may be connected
from the SCL bus time to VDD to act as a pullup onthe system board.
Power supply for SPD EEPROM. This supply is separate from the V
DD
/V
DDQ
power plane.
EEPROM supply is operable from 1.7V to 3.6V.
S0#- S1#
RAS#, CAS#, WE#
ODT0-ODT1
V
REF
V
DDQ
BA0-BA1
Input
Input
Input
Supply
Supply
Input
A0-A13
Input
DQ0-DQ63
CB0-CB7
DM0-DM8
In/Out
Input
V
DD
,V
SS
DQS0-DQS8
DQS0#-DQS8#
SA0-SA2
SDA
SCL
V
DD
SPD
Supply
In/Out
Input
In/Out
Input
Supply
V916764B24QA Rev 1.3 March 2007
5
