White Electronic Designs
1GB – 2x64Mx64 DDR SDRAM UNBUFFERED
FEATURES
Double-data-rate architecture
Clock speeds of 100MHz, 133MHz, 166MHz and
200MHz
DDR200, DDR266, DDR333 and DDR400
Bi-directional data strobes (DQS)
Differential clock inputs (CK & CK#)
Programmable Read Latency 2,2.5 (clock)
Programmable Burst Length (2,4,8)
Programmable Burst type (sequential & interleave)
Edge aligned data output, center aligned data input.
Auto and self refresh
Serial presence detect
Dual Rank
Power supply:
• V
CC
= V
CCQ
= +2.5V ±0.2V (100, 133 and 166 MHz)
• V
CC
= V
CCQ
= +2.6V ±0.1V (200 MHz)
JEDEC standard 184 pin DIMM package
• JD3 PCB height: 30.48 (1.20") MAX
W3EG64128S-D3
-JD3
ADVANCED*
DESCRIPTION
The W3EG64128S is a 2x64Mx64 Double Data Rate
SDRAM memory module based on 512Mb DDR SDRAM
component. The module consists of sixteen 64Mx8 DDR
SDRAMs in 66 pin TSOP packages mounted on a 184
pin FR4 substrate.
Synchronous design allows precise cycle control with the
use of system clock. Data I/O transactions are possible on
both edges and Burst Lengths allow the same device to be
useful for a variety of high bandwidth, high performance
memory system applications.
* This product is under development, is not qualified or characterized and is subject to
change or cancellation without notice.
NOTE: Consult factory for availability of:
• RoHS compliant products
• Vendor source control options
• Industrial temperature option
OPERATING FREQUENCIES
Clock Speed
CL-t
RCD
-t
RP
DDR400 @ CL=3
200MHz
3-3-3
DDR333 @ CL=2.5
166MHz
2.5-3-3
DDR266 @ CL=2
133MHz
2-2-2
DDR266 @ CL=2
133MHz
2-3-3
DDR266 @ CL=2.5
133MHz
2.5-3-3
DDR200 @ CL=2
100MHz
2-2-2
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1
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White Electronic Designs
W3EG64128S-D3
-JD3
ADVANCED
PIN CONFIGURATION
PIN
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
SYMBOL
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
CC
DQ3
NC
NC
V
SS
DQ8
DQ9
DQS1
V
CCQ
CK1
CK1#
V
SS
DQ10
DQ11
CKE0
V
CCQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
CCQ
DQ19
A5
DQ24
V
SS
DQ25
DQS3
A4
V
CC
DQ26
DQ27
A2
V
SS
A1
NC
NC
V
CC
PIN
47
48
49
50
51
52
53
54
55
56
57
56
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
SYMBOL
NC
A0
NC
V
SS
NC
BA1
DQ32
V
CCQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
V
CCQ
WE#
DQ41
CAS#
V
SS
DQS5
DQ42
DQ43
V
CC
NC
DQ48
DQ49
V
SS
CK2#
CK2
V
CCQ
DQS6
DQ50
DQ51
V
SS
V
CCID
DQ56
DQ57
V
CC
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
PIN
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
SYMBOL
V
SS
DQ4
DQ5
V
CCQ
DQM0
DQ6
DQ7
V
SS
NC
NC
NC
V
CCQ
DQ12
DQ13
DQM1
V
CC
DQ14
DQ15
CKE1
V
CCQ
NC
DQ20
A12
V
SS
DQ21
A11
DQM2
V
CC
DQ22
A8
DQ23
V
SS
A6
DQ28
DQ29
V
CCQ
DQM3
A3
DQ30
V
SS
DQ31
NC
NC
V
CCQ
CK0
CK0#
PIN
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
SYMBOL
V
SS
NC
A10
NC
V
CCQ
NC
V
SS
DQ36
DQ37
V
CC
DQM4
DQ38
DQ39
V
SS
DQ44
RAS#
DQ45
V
CCQ
CS0#
CS1#
DQM5
V
SS
DQ46
DQ47
NC
V
CCQ
DQ52
DQ53
NC
V
CC
DQM6
DQ54
DQ55
V
CCQ
NC
DQ60
DQ61
V
SS
DQM7
DQ62
DQ63
V
CCQ
SA0
SA1
SA2
V
CCSPD
A0-A12
BA0-BA1
DQ0-DQ63
DQS0-DQS7
CK0, CK1, CK2
CK0#. CK1#, CK2#
CKE0, CKE1
CS0#, CS1#
RAS#
CAS#
WE#
DQM0-DQM7
V
CC
V
CCQ
V
SS
V
REF
V
CCSPD
SDA
SCL
SA0-SA2
V
CCID
NC
PIN NAMES
Address input (Multiplexed)
Bank Select Address
Data Input/Output
Data Strobe Input/Output
Clock Input
Clock Input
Clock Enable input
Chip Select Input
Row Address Strobe
Column Address Strobe
Write Enable
Data-in Mask
Power Supply
Power Supply for DQS
Ground
Power Supply for Reference
Serial EEPROM Power Supply
Serial data I/O
Serial clock
Address in EEPROM
V
CC
Indentification Flag
No Connect
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Rev. 6
2
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White Electronic Designs
FUNCTIONAL BLOCK DIAGRAM
CS1#
CS0#
DQS0
DQM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQM7
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DQM6
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DQM5
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DQS4
DQM4
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
W3EG64128S-D3
-JD3
ADVANCED
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CS#
DQS
SERIAL PD
120Ω
3Ω
CK0
CK0#
3pF
120Ω
CK1
CK1#
120Ω
CK2
CK2#
DDR SDRAMs
DDR SDRAMs
SCL
WP
SDA
A0
SA0
A1
SA1
A2
SA2
RAS#
CAS#
BA0-BA1
WE#
A0-A12
CKE0
CKE1
RAS#: DDR SDRAMs
CAS#: DDR SDRAMs
BA0-BA1: DDR SDRAMs
WE#: DDR SDRAMs
A0-A12: DDR SDRAMs
CKE0: DDR SDRAMs
CKE1: DDR SDRAMs
DDR SDRAMs
V
CCSPD
V
CCQ
V
CC
V
REF
V
SS
SPD
DDR SDRAMs
DDR SDRAMs
DDR SDRAMs
DDR SDRAMs
NOTE: All resistor values are 22 ohms unless otherwise specified
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ABSOLUTE MAXIMUM RATINGS
Parameter
Voltage on any pin relative to V
SS
Voltage on V
CC
supply relative to V
SS
Storage Temperature
Power Dissipation
Short Circuit Current
Note:
W3EG64128S-D3
-JD3
ADVANCED
Symbol
V
IN
, V
OUT
V
CC
, V
CCQ
T
STG
P
D
I
OS
Value
-0.5 to 3.6
-1.0 to 3.6
-55 to +150
16
50
Units
V
V
°C
W
mA
Permanent device damage may occur if ‘ABSOLUTE MAXIMUM RATINGS’ are exceeded.
Functional operation should be restricted to recommended operating condition.
Exposure to higher than recommended voltage for extended periods of time could affect device reliability
DC CHARACTERISTICS
0°C
Parameter
Supply Voltage
Supply Voltage
Reference Voltage
Termination Voltage
Input High Voltage
Input Low Voltage
Output High Voltage
Output Low Voltage
T
A
70°C, V
CC
= 2.5V ± 0.2V
Symbol
V
CC
V
CCQ
V
REF
V
TT
V
IH
V
IL
V
OH
V
OL
Min
2.3
2.3
1.15
1.15
V
REF
+ 0.15
-0.3
V
TT
+ 0.76
—
Max
2.7
2.7
1.35
1.35
V
CCQ
+ 0.3
V
REF
-0.15
—
V
TT
-0.76
Unit
V
V
V
V
V
V
V
V
CAPACITANCE
T
A
= 25°C. f = 1MHz, V
CC
= 2.5V, V
REF
= 1.4V ± 200mV
Parameter
Input Capacitance (A0-A12)
Input Capacitance (RAS#,CAS#,WE#)
Input Capacitance (CKE0, CKE1)
Input Capacitance (CK0#,CK0)
Input Capacitance (CS0#, CS1#)
Input Capacitance (DQM0-DQM8)
Input Capacitance (BA0-BA1)
Data input/output capacitance (DQ0-DQ63)(DQS)
Symbol
C
IN1
C
IN2
C
IN3
C
IN4
C
IN5
C
IN6
C
IN7
C
OUT
Max
50
50
26
50
26
13
50
13
Unit
pF
pF
pF
pF
pF
pF
pF
pF
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I
DD
SPECIFICATIONS AND TEST CONDITIONS
V
CCQ
= 2.5V ± 0.2V, V
CC
= 2.5V ± 0.2V; DDR400: V
CC
= V
CCQ
= +2.6V ± 0.1V
Includes DDR SDRAM component only
Parameter
Symbol Conditions
One device bank; Active - Precharge; t
RC
=t
RC
(MIN);
t
CK
=t
CK
(MIN); DQ,DM and DQS inputs changing
once per clock cycle; Address and control inputs
changing once every two cycles.
One device bank; Active-Read-Precharge Burst = 2;
t
RC
=t
RC
(MIN); t
CK
=t
CK
(MIN); l
OUT
= 0mA; Address
and control inputs changing once per clock cycle.
All device banks idle; Power-down mode; t
CK
=t
CK
(MIN); CKE=(low)
CS# = High; All device banks idle; t
CK
=t
CK
(MIN); CKE
= high; Address and other control inputs changing
once per clock cycle. V
IN
= V
REF
for DQ, DQS and
DM.
One device bank active; Power-Down mode; t
CK
(MIN); CKE=(low)
CS# = High; CKE = High; One device bank; Active-
Precharge; t
RC
=t
RAS
(MAX); t
CK
=t
CK
(MIN); DQ, DM
and DQS inputs changing twice per clock cycle;
Address and other control inputs changing once per
clock cycle.
Burst = 2; Reads; Continuous burst; One device bank
active; Address and control inputs changing once per
clock cycle; T
CK
= T
CK
(MIN); l
OUT
= 0mA.
Burst = 2; Writes; Continuous burst; One device bank
active; Address and control inputs changing once per
clock cycle; t
CK
=t
CK
(MIN); DQ,DM and DQS inputs
changing once per clock cycle.
t
RC
= t
RC
(MIN)
CKE £ 0.2V
Four bank interleaving Reads (BL=4) with auto
precharge with t
RC
=t
RC
(MIN); t
CK
=t
CK
(MIN); Address
and control inputs change only during Active Read or
Write commands.
DDR400@
CL=3
Max
2200
DDR333@
CL=2.5
Max
1840
DDR266@
CL=2
Max
1840
W3EG64128S-D3
-JD3
ADVANCED
DDR266@
CL=2
Max
1840
DDR266@
CL=2.5
Max
1840
DDR200@
CL=2
Max
1840
Units
Operating Current
I
DD0
mA
Operating Current
Precharge Power-
Down Standby Current
Idle Standby Current
Active Power-Down
Standby Current
I
DD1
I
DD2P
2520
80
2080
80
2080
80
2080
80
2080
80
2080
80
mA
rnA
I
DD2F
880
720
720
720
720
720
mA
I
DD3P
720
560
560
560
560
560
mA
Active Standby Current
I
DD3N
960
800
800
800
800
800
mA
Operating Current
I
DD4R
2640
2120
2120
2120
2120
2120
mA
Operating Current
Auto Refresh Current
Self Refresh Current
Operating Current
I
DD4W
I
DD5
I
DD6
I
DD7A
2680
3720
96
4800
2360
3120
80
4040
2080
3120
80
4000
2080
3120
80
4000
2080
3120
80
4000
2080
3120
80
4000
rnA
mA
mA
mA
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