总线时钟结构科利登系统有限公司大部分并行总线和高速串行总线的区别主要在于发送端和接收端不同的同步方式。由于其很高的复杂性，总线时钟结构成为芯片架构的最主要部分(表1)。• 传统的中心时钟并行总线受core-to-bus 时钟速度比率的限制• 高并行总线会有数据和时钟之间的偏差问题• 总线自己拥有“本地“时钟的结构称作源同步结构• 源同步总线可以使用以下三种总线时钟结构之一：o 时钟前向(Clock forwarding) － 总线专用的,一直运行的时钟信号o 锁定前向(Latch forwarding) － 总线专用的，传送数据时才有效的latch 信号o 嵌入时钟(Embedded clock) － 没有专门的时钟信号，时序信息从数据信号中提取表 1 总线时钟结构的分类及应用