代码风格[VHDL+Verilog]良好的代码编写风格（二十五条） (转贴)良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2） 使用有意义的信号名、端口名、函数名和参数名；（3） 信号名长度不要太长；（4） 对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；（6） 对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n表示。注意在同一个设计中要使用同一个小写字母表示低电平有效；（7） 对于复位信号使用rst作为信号名，如果复位信号是低电平有效，建议使用rst_n；（8） 当描述多比特总线时，使用一致的定义顺序，对于verilog建议采用bus_signal[x:0]的表示；（9） 尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt表示锁存前的信号，*_z 表示三态信号等；（10）……