文档简介
使用VERILOG实现QPSK信号的匹配滤波，对符号过采样率为4，在程序中设定相关峰的检测门限为3
评论
加载更多
推荐下载
查看更多
精选文集
相关视频
-
Verilog RTL编程实践
-
FPGA时序约束
-
领航者ZYNQ开发板视频
-
Verilog HDL数字集成电路设计原理与应用
-
正点原子领航者ZYNQ视频第一期FPGA设计篇
-
赛灵思FPGA开发板图像及其数字处理
推荐帖子
精选电路图
-
PIC单片机控制的遥控防盗报警器电路
-
使用ESP8266从NTP服务器获取时间并在OLED显示器上显示
-
带有短路保护系统的5V直流稳压电源电路图
-
如何构建一个触摸传感器电路
-
如何调制IC555振荡器
-
基于ICL296的大电流开关稳压器电源电路
