2005080551690197第 26 卷 　 第8期 2005 年 8 月半　 导　 体　 学　 报C H IN ESE J OU RNAL O F SEMICONDUC TORSVol. 26 　 No . 8 Aug. ,2005可缩放的开路通路地屏蔽电感 在片测试结构去嵌入方法 3菅洪彦 　唐 　 珏 　唐长文 　 何 　捷 　 闵 　昊( 复旦大学专用集成电路与系统国家重点实验室 , 上海 　 200433)摘要 : 建立了标准 CMOS 工艺电感在片测试寄生参量模型 . 实验验证了相同频率时 ,信号线寄生的串联电阻 、 串联 电感 、 并联电容与信号线的长度成正比 . 进而针对不同外径电感到焊盘之间信号线长度不同 ,采用相同去嵌入结构 引起测量误差 ,不同的测试去嵌入结构又大大增加芯片面积的问题 ,首次提出针对该信号线寄生参量的按比例缩 μm 两层多晶硅 、 放地屏蔽开路通路测试结构去嵌入解决方案 . 使用 01 35 四层互连线的 CMOS 工艺电感流片验证 了该方法的有效性 . 关键词 : 片上电感 ; 按比例缩放 ; 开路通路去嵌入 ; 在片测试EEACC : 2140 ; 1205 ; 1350 ; 2570中图分类号 : TN3 　　　 文献标识码 : A 　　　 文章编号 : 025324177 (2005) 0821656206设计单位都需要测试电感 , 提炼电感模型或电感在1　 引言电感是无线射频通信的一个关键元件 , 广泛用 于放大器 、 混频器 、 振荡器以及功率放大器等电路 中[ 1 ,2 ]片测试的去嵌入 S 参数数据给仿真工具使用 . 电感量值一般都是 n H 量级 , 只能使用探针台 在片测试 . 为了得到电感的真实参量 ,为电感测试而 设计的焊盘以及信号线等寄生参量都需要从测试数 据中剥离 ( pick off ) ,……