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设计验证中的随机约束
随机约束在现代集成电路验证中已得到国际IC 设计业界的普遍认可，并逐渐开始普及。与传统的定向测试比较，它在验证效率、验证覆盖率等方面具有诸多优势。最新公布的SystemVerilog IEEE 标准中，包含了对随机约束的支持。本文举例说明了随机约束的优点、使用方法及其与断言和功能覆盖率相辅相成的关系。目前国内已有一些设计单位开始将随机约束应用于设计验证中，本文的宗旨是介绍我们的成功经验以推动这种新的验证方法在国内的推广和普及。关键字：随机约束，SystemVerilog，功能覆盖率
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