可以调整时间和设置闹钟的数字钟(VHDL)-FPGA/CPLD相关资料下载-EEWORLD下载中心

可以调整时间和设置闹钟的数字钟(VHDL)rar

1星发布者: justyouandmehr

2014-03-05 | 1积分 | 884.77KB | 11 次下载

下载收藏评论

文档简介

标签：可以调整时间和设置闹钟的数字钟 VHDL

可以调整时间和设置闹钟的数字钟(VHDL)

加载更多

推荐下载

                        设计数据管理--使用cvs

                        基于FPGA的数字频率计

                        基于FPGA与LM4550B的AC97软声卡VHDL语言驱动

                        基于FPGA的一种长线阵CCD驱动时序电路设计

                        HP中国区解密文档---锁相环PLL

                        这个是一个基于FPGA的SDRAM控制器系统

                        Statistical data compression algorithms

                        常用逻辑的Verilog实现

                        ANSYS_FLUENT经典完整培训教材

                        cpu86model

                        用VHDL语言写的VGA 控制程序

                        DC-1248 DC-2448升压直流─直流转换器

                        VHDL分频器设计--偶数、奇数、半整数、小数、分数、积分分频器

                        基于NiosⅡ和DDS的雷达信号源的设计

                        multi-Asynchronous clock designs

                        乘法器原理及HDL代码（蒋小龙）

                        多级二维整数小波变换的FPGA实现研究

                        VHDL学习手册,适合初学VHDL者和在设计VHDL时有疑问者。

                        基于NiosⅡ软核的蜗杆砂轮磨床借火花电路的设计

                        Verilog for SPI Core source code

                        讲解了在FPGA中时序设计时应该注意的问题

                        QUARTUS及其FPGA的外围电路

                        Altera原版MAXII开发板原理图（EPM1270F256C5）

                        EDK要将应用程序写入flash中的过程

                        quartus_ii_13.0_VHDL官方教程.pdf

                        基于802.11b无线网卡、EPXA1开发板的无线MAC开发平台

                        verilog开发的PCI target模块

                        用UART来接收PC机的RS232串行接口数据。由于UART每次只接收8位数据

                        电力线载波线路调制的FPGA实现

                        基于CPLD的简易电子琴的设计

精选文集