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2 HDL 21 H D L Verilog m o d u l e m o d u l e n a m e p o r t l i s t D e c l a r a t i o n s reg wire parameter input output inout function task S t a t e m e n t s Initial statement Always statement Module instantiation Gate instantiation UDP instantiation Continuous assignment e n d m o d u l e 2 1 m o d u l e H a l f A d d e r A B Sum Carry i n p u t A B o u t p u t Sum Carry a s s i g n 2 Sum A B a s s i g n 5 Carry A B e n d m o d u l e A B H a l f A d d e r 4 S ......