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占用资源少的verilog HDL uart接口；采用固定波特率115200rar

1星发布者: nishisb

2014-03-05 | 1积分 | 2.07KB | 0 次下载

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标签：占用资源源少 verilog 接口

占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号

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