CPU协处理器设计方案摘 要：系统控制协处理器是MIPS体系结构CPU中必需的一个单元模块。它最主要的功能就是利用一系列特权寄存器记录当前CPU所处的状态，负责异常/中断处理，提供指令正常执行所需的环境。本文论述了一个实现MIPS4Kc指令集CPU中系统控制协处理器的设计，包括对特权寄存器写操作的实现，精确异常处理机制和全定制后端物理设计。关键词：系统控制协处理器；精确异常处理；流水线；全定制    MIPS体系结构中的系统控制协处理器简称CP0，它提供指令正常执行所需的环境，进行异常/中断处理、高速缓存填充、虚实地址转换、操作模式转换等操作。单从硬件的角度而言，系统控制协处理器对指令集的作用就相当于操作系统对应用程序的作用一样。 异常处理   CPU运行过程中常常需要中断正常执行的指令流程，跳转去执行某段特殊的指令段，接着再恢复原来的指令序列。MIPS体系结构中称这样的过程为异常(Exception)。所有的异常都采用统一的机制处理。对于异常情况，需要采取以下3方面的措施：1)异常检测：CPU需要及时检测出哪个部件发生了什么异常；一般而言，异常检测由各个模块进行，如加法溢出由加法器在运算过程中产生，并在相应的流水段被系统控制协处理器CP0读入。因此这部分功能不属于CP0的设计范围。2)异常处理：CPU按照优先级选择哪个异常被处理，并进行必要的上下文切换(ContextSwitch)，为进入异常服务子程序做准备，保证与该种异常对应的服务程序被执行，并且能够从中断处完全恢复原来的指令执行现场。3) 异常服务：执行异常服务子程序，这部分主要由软件(操作系统)来完成。对异常处理机制的要求    与传统的异常/中断处理机制相比，在MIPS4Kc体系结构下的异常处理需要特别考虑3个因素。流水线的划分   本设计采用五……