Xilinx的Vivado软件zynq7000开发入门笔记
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IP Integrator flow 创建RTL工程 创建IP Integrator Block Design 添加zynq 处理器 ip中搜索zynq，添加zynq7 Processing System，其中的BFM版本为先前的IP处理器版本鼠标右键点击FIXEDIO和DDR接口，选 择make external，连接到芯片外部但此时处理是完全未经过配置的，双击处理器进行配置 自动添加的外部接口：参考ug585文档 FIXEDIO 是专用的内部固化的外设IO，作用 54个MIO口， DDRVRNDDRVRP DDR DCI voltage reference pins refer to UG933 Zynq7000 AP SoC PCB Design and Pin Planning Guide PSSRSTB Debug system reset active Low Forces the system to enter a reset sequence PSCLK System reference......
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