Cadence spectre 教程 中科大 lab4

文档内容节选

Cadence IC 设计实验 实验四Diva Interactive Verification 实验目的：掌握 DRC 和 LVS 验证方法 版图绘制后要根据 foundry 厂的工艺要求进行 DRCDesign Rule Checker检查，编 辑好的版图必须通过 LVSLayout Versus Schematic验证，检查是否与 schematic 电原理图 完全一致版图中还可能存在一些悬空的器件和线网，通过电气规则检查 ERCElectrical Rule Check可以发现这些错误进行 LVS 和 ERC 之前，需要用 Diva 验证工具中的 Extract 程序对版图进行器件提取Extract 还可以进行寄生参数提取，电路仿真程序可以调用这个 数据进行后仿真 DIVA 工具集包括以下部分： 1 设计规则检查DRC 2 提取 Extractor：包括器件提取版图寄生参数提取LPE寄生电阻提取PRE 3 电气规则检查ERC 4 版图与线路图比较LVS 预备工作： cp eva01cdsmgr trainingICdataDivaInt5......