设计示例一

• 用门级结构描述 用门级结构描述D触发器：

设计示例二

• 由已设计的模块来构成高一级的模块 由已设计的模块来构成高一级的模块

设计示例三

• 编写测试模块通过仿真检查设计正确与否： 编写测试模块通过仿真检查设计正确与否：

Verilog HDL 设计示例四

• 有限状态机的设计

- 有限状态机是由寄存器组和组合逻辑构成的

硬件时序电路；

- 其状态（即由寄存器组的1和0的组合状态所

构成的有限个状态）只能在同一时钟跳变沿

的 情况下才能从一个状态转向另一个状态；

- 究竟转向哪一状态不但取决于各个输入 不但取决于各个输入值，

还取决于当前状态。

- 状态机可用于产生在时钟跳变沿时刻开关的 机可用于产生在时钟跳变沿时刻开关的

复杂的控制逻辑，是数字逻辑的控制核心。 复杂的控制逻辑，是数字逻辑的控制核心。

设计示例四 （续）