本书包括设计基础和设计实例两大部分内容。基础部分介绍使用*新版本Vivado软件和硬件EG01开发板，Verilog语言快速入门。设计实例从基础(简单”电路设计、组合逻辑电路设计)、提高(时序逻辑电路设计、状态机设计、算法设计、接口电路设计)、综合(综合系统设计)和创新(挑战设计)四个层级进行项目实例编写，将每一个设计项目进行分解，包括基础内容，拓展内容和提高内容三部分，内容设置注重学生普适化与个性化培养，以学生能力达成为目标，逐步进行引导设计，培养学生思辨、实践和创新能力。

第1部分 设计基础

第1章 设计概述及软硬件介绍

1．1 Vivado软件的安装

1．2 Vivado软件开发流程

1．2．1 工程的建立

1．2．2 设计文件输入

1．2．3 仿真

1．2．4 添加时序约束

1．2．5 设计实现

1．3 硬件开发板介绍

课后习题

第2章 lP核封装、查看及调用

2．1 IP核封装

2．2 IP核查看

2．3 IP核调用

课后习题

第3章 Verilog语言快速入门

3．1 Verilog模块结构

3．1．1 硬件描述语言简介

3．1．2 Verilog基本模块结构

3．2 运算符和表达式

3．2．1 基本的算术运算符

3．2．2 位运算符

3．2．3 关系运算符

3．2．4 逻辑运算符

3．2．5 等式运算符

3．2．6 移位运算符

3．2．7 位拼接运算符

3．2．8 缩减运算符

3．2．9 条件运算符

3．2．1 0优先级别

3．3 功能语句

3．3．1 assign语句

3．3．2 always语句

3．3．3 initial语句

3．4 底层模块和门原语调用

3．4．1 底层模块及调用

3．4．2 门原语及调用

3．5 Verilog中的数据类型

3．5．1 wire型

3．5．2 reg型

3．5．3 memory型

3．6 Verilog的数字表示形式及逻辑值

3．6．1 数字表示形式

3．6．2 逻辑值

3．7 if语句

3．8 case语句

3．9 Verilog语言的描述风格

3．10 其他规定

3．10．1 关键词

3．10．2 标识符

3．10．3 间隔符

3．10．4 注释符

课后习题

……

第2部分 逻辑系统设计项目

参考文献