内容提要 本书的鲜明特色在于帮助读者全面、正确地理解Verilog硬件描述语言的综合。本书以电路综合为目标，针对各种语言结构逐一讨论了其可综合性、仿真与综合时的语义差别以及相关的各种相关的各种用法，给出了大量示例，对各种似是而非的用法作了对比，指出了其语义差别和所综合出的电路在功能上的差异。本书的另一特色在于详细介绍了设计模型的优化技术和验证技术。本书内容全面、深入浅出、适用面广，对于已经采用或打算采用Verilog语言作为电路设计手段的学生和工程人员而言是一本不可多得的好书。 作者简介 J.Bhasker是IEEE PAR 1364.1 Verilog Synthesis InteroperabilityWorking Group(Verilog SIWG)的主席，该组织致力于建立用于RTL综合的Verilog标准化子集。他是贝尔实验室所开发的ArchSyn综合系统的主要设计者之一。他曾为AT&T和Lucent的许多设计师讲授Verilog HDI语言和Verilog HDL综合课程。他还著有另外一本畅销书“A Verilog HDL Primer”。 目录译者序原书序前言第1章 基础知识1.1 什么是综合？1.2 设计流程中的综合1.3 逻辑值体系1.4 位宽1.5 值保持器的硬件建模第2章 从Verilog结构到逻辑门2.1 持续赋值语句2.2 过程赋值语句2.3 逻辑算符2.4 算术算符2.5 关系算符2.6 相等性算符2.7 移位算符2.8 向量运算2.9 部分选取2.10 位选取2.11 条件表达式2.12 always语句2.13 if语句2.14 case语句2.15 再谈锁存器推导2.16 循环语句2.17 触发器的建模2.18 再谈阻塞式和非阻塞式赋值2.19 函数2.20 任务2.21 使用x值和z值2.22 门级建模2.23 模块实例化语句2.24 参数化的设计第3章 建模示例3.1 组合逻辑的建模3.2 时序逻辑的建模3.3 存储器的建模3.4 编写布尔等式3.5 有限状态机的建模3.6 通用移位寄存器的建模3.7 ALU的建模3.8 计数器的建模3.9 参数化加法器的建模3.10 参数化的比较器的建模3.11 译码器的建模3.12 多路选择器的建模3.13 参数化的奇偶校验生成器的建模3.14 三态门的建模3.15 数据流检测模型3.16 阶乘模型3.17 UART模型3.18 纸牌21点模型第4章 模型的优化4.1 资源分配4.2 公共子表达式4.3 代码移位4.4 公因子提取4.5 交换律和结合律4.6 其他优化手段4.7 触发器和锁存器的优化4.8 设计规模4.9 使用括号第5章 验证5.1 测试平台5.2 赋值语句中的延迟5.3 悬空的端口5.4 遗失的锁存器5.5 再谈延迟5.6 事件表5.7 综合指令5.8 变量的异步预置位5.9 阻塞式和非阻塞式赋值附录A 可综合的语言结构附录B 通用库参考文献