一种基于FPGA的AES加解密算法设计与实现-FPGA/CPLD相关资料下载-EEWORLD下载中心

一种基于FPGA的AES加解密算法设计与实现rar

1星发布者: 论文帝

2013-07-01 | 1积分 | 245.73KB | 0 次下载

文档简介

标签： FPGA AES加解密算法

摘　要:设计了一种用于低端设备、低功耗的AES（advanc edencryption standard）加解密硬件模块．混合设计加解密算法，减少了资源占用，使设备在较低的时钟频率下保持较高的性能，在20MHz时，加解密速度仍可达128Mbit／s．[著者文摘]

加载更多

推荐下载

                        如何分析FPGA的片上资源使用情况

                        基于FPGA地铁自动售票机设计

                        基于面积等效法的SPWM发生器的设计

                        简化FPGA配置设计过程

                        【SNUG paper】Floorplanning Principles

                        Altera FPGA/CPLD设计（基础篇）

                        网络并行计算中的远程直接内存存取实现

                        基于NiosⅡ的动态称重控制器实现

                        UPF LAB script (DC PT Formality ICC)

                        用一片CPLD实现数字锁相环,用VHDL或V语言.

                        可综合的Verilog语法和语义

                        1602 lcd 驱动

                        在测控系统中用IP核实现D-A转换

                        一种新型CCD驱动电路设计方法.

                        2011年清华池保勇老师射频集成电路设计讲义与资料

                        Altera公司SoC FPGA产品简介高级信息摘要

                        一篇验证的project文章（英文的）

                        基于SPI的快速多通道数据采集和数字滤波方法及应用研究

                        基于DDS与FPGA的可编程频率信号源的设计

                        FPGA的功能建模方法研究

                        使用sdk读取GIF文件需要相应的vgsdk库来运行项目

                        《基于VHDL的全数字锁相环的设计》有关键部分的源代码

                        建立时间和保持时间关系详解

                        DCM使用详解

                        基于CPLD的三维自准直小角度传感器设计

                        12864液晶显示源程序89S51

                        ADC模数转换器有效位计算

                        Vhdl cod for a clock for sp3e

                        介绍了几种常用的乘法器的设计

                        数字频率计VHDL源程序程序与仿真

精选文集