下载中心
VerilogHDL编写乘法器rar
1星 发布者: 论文帝

2013-07-01 | 1积分 | 34.49KB |  9 次下载

下载 收藏 评论

文档简介
标签: VerilogHDL编写乘法器

VerilogHDL编写乘法器

乘法器大致有三类实现,1)反复式乘法器(Iterative Structure Multiplier)即移位累加乘法器,2)阵列式乘法器(Array Structure Multiplier),3)树状结构乘法器(Tree Structure Multiplier)。反复式面积最小,但耗时钟数最多;阵列式乘法器速度快些,结构规则,但关键路径时延和面积都随乘数被乘数的比特位同比递增;现多采用树状结构乘法器,即部分积+压缩树+最终加法器结构,如Booth编码器+Wallace树+CLA加法器。附件是1个17x17的树状结构乘法器实现pdf文件。

评论
相关视频
  • Verilog RTL编程实践

  • FPGA时序约束

  • 领航者ZYNQ开发板视频

  • Verilog HDL数字集成电路设计原理与应用

  • 正点原子领航者ZYNQ视频第一期FPGA设计篇

  • 赛灵思FPGA开发板图像及其数字处理

推荐帖子
精选电路图
  • PIC单片机控制的遥控防盗报警器电路

  • 使用ESP8266从NTP服务器获取时间并在OLED显示器上显示

  • 带有短路保护系统的5V直流稳压电源电路图

  • 如何构建一个触摸传感器电路

  • 如何调制IC555振荡器

  • 基于ICL296的大电流开关稳压器电源电路

×