2019年07月01日 | 全新GAA技术是否能成为突破5nm的利器？

半导体工艺发展是一个永恒的话题。从摩尔定律诞生之后，半导体产品技术的发展、性能的进步和普及速度的快慢，最终几乎都和工艺相关。没有好的工艺，半导体产业几乎无法快速前行。不过，近期随着工艺快速进步，技术难度越来越大，人们发现传统的工艺技术已经无法满足7nm以下的制程了。好在科学家们通过努力研发，在FinFET之后，又带来了全新的GAA工艺，希望延续现有半导体技术路线的寿命，进一步推进产品向前发展。

半导体工艺制程在进入32nm以下的节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律都会逐渐失去效果，量子效应逐渐成为制程前进的拦路虎。为此，科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括High-K、特种金属、SOI、FinFET、EUV等技术纷至沓来，终于将半导体工艺的典型尺寸推进至7nm时代、甚至5nm时代。但是如果要进一步向更小尺寸的工艺节点前行的话，人们又遇到了更多的麻烦。

现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是FinFET技术进行，它成功地延续了22nm以下数代半导体工艺的发展。从技术发展角度来看，平面晶体管在尺寸缩小至22nm后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

所谓势垒隧道效应，是指虽然源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。解决问题的方法就是FinFET，也就是将漏极和源极“立起来”，栅极再垂直构造，形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应，还为栅极带来了更多有效的接触面，使得电流阻碍降低，发热也随之下降。

▲FinFET示意图

从22nm时代开始，FinFET就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。随着晶体管尺度向5nm甚至3nm迈进，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。

一个典型的例子就是，在5nm之后，FinFET几乎已经达到了物理极限，其不断拉高的深度和宽度之比（为了避免短沟道效应，鳍片的宽度应该小于栅极长度的0.7倍），将使得鳍片难以在本身材料内部应力的作用下维持直立形态，尤其是在能量更高的EUV制程导入之后，这样的状况会更为严重，甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音，严重影响了产品的质量和性能。另外，栅极距过小将带来不可控的情况。

以英特尔工艺为例，14nm制程下，栅极距是70nm，10nm工艺下栅极距是54nm。栅极距随着工艺演进而不断缩小，IMEC的模拟显示，栅极距在现有FinFET技术下的极限是42nm，制程达到5nm甚至3nm时，栅极距还会缩小，当小于42nm时，人们引以为傲的FinFET将无法继续使用下去。

当FinFET在5nm以下的技术节点包括3nm、1.5nm上出现各种问题，甚至彻底失效的时候，人们应该如何制造晶体管密度更高、单个晶体管典型尺寸更小的芯片呢？

▲英特尔10nm和14nm工艺对比，注意10nm工艺栅极距离降低至54nm。

▲英特尔10nm鳍片对比14nm，注意宽高比。

由于FinFET技术即将在7nm之后的某个节点下变得不可用，未来半导体制造技术应该如何发展，业内各大厂商和著名的研究机构都提出了自己的看法。其中一种比较主流的方式被称作Gate-All-Around环绕式栅极技术，简称为GAA横向晶体管技术，也可以被称为GAAFET。

▲FinFET之后的技术路线进展方案

这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状（可以理解为棍状）或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比FinFET的三面包裹更为顺畅。在应用了GAA技术后，业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题。 

▲从2D晶体管到GAA技术的对比

GAA技术作为一款正处于预研中的技术，各家厂商都有自己的方案。比如IBM提供了被称为硅纳米线FET（nanowire FET）的技术，实现了30nm的纳米线间距和60nm的缩放栅极间距，该器件的有效纳米线尺寸为12.8nm。此外，新加坡国立大学也推出了自己的纳米线PFET，其线宽为3.5nm，采用相变材料Ge2Sb2Te5作为线性应力源。

不仅如此，诸如英特尔、台积电等厂商也在讨论5nm以及以后时代的GAA工艺发展情况，但都没有太多消息释出。无论厂商如何改变，所有的GAA方案基本的结构都是相似的，只是在垂直于栅极的鳍片形状上做一些改变，以适应自家工艺并尽可能在生产制造中简化流程。

目前已知的几种不同形态的GAA鳍片结构分别包括：

● 比较常见的纳米线技术，也就是穿透栅极的鳍片采用圆柱或者方形截面；

● 板片状结构多路桥接鳍片，穿透栅极的鳍片被设计成水平板状或者水平椭圆柱状（长轴和基地平行）截面；

● 六角形截面纳米线技术，顾名思义，纳米线的截面是六边形；

● 纳米环技术，穿透栅极的鳍片采用环形方案。

这四个主流技术是目前GAA研究的主流方向。其中，三星在发布会上详细解释了自家的GAA技术方案，说明自家采用的是板片状结构多路桥接鳍片，并根据不同的场合有不同的改变。

三星对外宣称的GAA技术英文名为Multi-Bridge Channel FET，缩写为MBCFET，实际上就是板片状结构多路桥接鳍片。三星对此作出的解释是，目前主流的纳米线GAA技术，沟道宽度较小，因此往往只能用于低功率设计，并且制造难度比较高，因此三星没有采用这种方案。并且三星认为FinFET在5nm和4nm工艺节点上都依旧有效，因此在3nm时代三星才开始使用新的MBCFET技术。

▲三星给出的从2D晶体管到GAA技术，电压曲线示意图。

从三星的介绍来看，GAA技术有可能根据鳍片尺寸和形态的不同，面向不同的客户。三星指出，垂直于栅极的纳米线或者纳米片的形态将是影响最终产品功率和性能特征的关键指标，纳米片和纳米线的宽度越宽，那么沟道尺寸和面积就越大，相应的性能越好，功率表现就越出色。三星在其PDK设计中提供了四种不同的方案，可以在一个芯片中不同地区使用，也可以直接使用于制造整个芯片。

▲三星对比纳米线GAA和自家的板片状结构多路桥接鳍片GAA

▲三星宣称GAA技术所能带来的性能提升

在这四个方案中，专注低功耗芯片或者部件可以考虑使用更窄的纳米片（线），而高性能的逻辑芯片部分可以使用更宽的纳米片。相比之下，对于给定的工艺节点，FinFET只有一个功率和频率的可选项，因此显然没有GAA灵活。

除了本身的形态和特征外，另外一些资料还显示了三星GAA技术的一些细节参数。近期，三星、IBM和格罗方德公布了GAA工艺的一些细节，其中给出了EUV光刻制造的GAA产品的具体参数。比如采用纳米板制造，沟道材料为硅，沟道数量为3条，沟道厚度为5nm，三条沟道之间的距离为10nm，栅极长度12nm，多晶硅触点节距为44/48nm等。

▲IBM试制的5nm工艺下GAA技术的鳍片，可见三个重叠的圆形纳米线。

另外，这份资料还给出了一些GAA制造的SRAM的相关图片和参数，在不同的位置，纳米板片的沟道宽度从15nm到45nm不等，印证了三星宣称的可以在同一个芯片上采用不同的方案制造不同的区域。

在性能方面，三星给出了一些参考值。三星宣称相比7nm工艺而言，新的0.1版本的GAA技术电压可以下降至0.7V，并且能够提升35%的性能、降低50%的功耗和45%的芯片面积。注意，这只是最初版本的GAA工艺，三星会进一步优化技术，直到相关技术完全成熟。

三星的路线图显示，2020年三星就可以配合客户以3nm GAA（三星称之为3GAE）开始流片，2020年底就能够开始风险试产，2021年可能会大规模量产。另外，三星还将在2021年推出新一代的3GAP作为目前3GAE的优化版本，新的3GAP将重点放在性能的优化上，2021年风险试产，2022年大规模量产。

对于三星在GAA上的努力，业内消息称英特尔高级院士Mark Bohr作出评价称，三星的新设计并没有吹嘘的那么优秀，只是将传统的FinFET平躺下来而已，目前还不是很清楚是否这样技术比纳米线更为出色。

半导体工艺发展到现在，虽然单个晶体管成本下降，但是就整体工艺流片和投产而言，成本是一路上扬的，并且技术难度越来越高，新世代工艺已经高度集中到三星、台积电和英特尔三家厂商手中，其他厂商无论是钱不够，还是技术不够，都已经无法染指新的GAA工艺。

IBS给出了数据显示了从65nm到5nm时代，不同工艺设计芯片的成本情况。其中28nm工艺的成本为0.629亿美元，但到了5nm时代，成本将暴增至4.76亿美元，在3nm GAA时代，这个数值将进一步提升。三星宣称3nm GAA技术的成本比5nm会上升一些，可能会超过5亿美元。

▲不同工艺时代典型的芯片流片的成本图，可见28nm之后成本开始迅速上升。

昂贵的价格相对应的是极高的工艺难度。三星给出的有关制造GAA晶体管的工艺过程显示，GAA的制造和传统的FinFET有一定的相似之处，但是其技术要求更高，难度也更大一些。GAA制造方式主要是通过外延反应器在集体上制造出超晶格结构，这样的结构至少需要硅锗材料或者三层硅材料堆叠而成，并且还需要形成STI浅槽隔离，接下来需要多晶硅伪栅成像、隔离层和内部隔离层成型、漏极和源极外延、沟道释放、高K金属栅极成型、隔离层中空、环形触点成型等。其中的难点在于如何环绕着纳米线（片）沟道的栅极，其中STI浅槽隔离结构后期的隔离层等制造都非常困难。

▲MBCFET制造示意图

除了制造本身外，GAA工艺要求EUV光刻的配合。因为现在半导体尺寸已经如此之小，甚至远远小于光源的波长，EUV已经是必须的方法。但是目前EUV光刻机还不够成熟，芯片产能和速度都不够快，因此在早期可能只有一部分采用EUV光刻完成，其余的部分依旧会采用沉浸式光刻和多重成像技术。

▲EUV光刻精度更高，GAA必须使用EUV光刻制造核心部分。

举例来说，目前的EUV光刻的功率不够，需要延长辐照时间，因此只能做到每小时90片晶圆，而业内的目的是每小时125片。此外，还有一些诸如光子噪音等问题也会影响到GAA的最终效果。另外，在检验和测量方面，GAA技术也会带来成本的上升。好在GAA的生产过程和FinFET的步骤有很多部分可以共用，厂商需要作出的改动不大，这也是GAA技术被选中成为下一代晶体管制造核心技术的重要原因之一。

值得一提的是，在三星的官方宣传中，三星宣称其MBCFET技术和现有的FinFET技术完全兼容，厂商可以利用现有的FinFET技术设计好相关产品后平滑迁移至MBCFET，不需要额外的成本和验证，三星将使用全新的工具支持这一过程的完成。

▲三星宣称其MBCFET技术和现有的FinFET技术完全兼容

▲三星的GAA发展路线图，3GAE之后还有3GAP。

虽然目前包括三星、台积电、英特尔都对GAA技术表示兴趣或者已经开始试产，但是GAA技术究竟是不是5nm之后甚至3nm和更远时代的最佳选择，业内还是有一些不同意见，但就目前来看，GAA还是很接近的。

台积电虽然没有像三星那样直接给出官方说明，但是也已经开始GAA相关技术的研发和试产。业内人士表示，台积电也已经完成了环绕式闸级结构晶体管的生产，但是采用的是圆形鳍柱，其典型尺寸比现有工艺缩小了30%。不过技术上也存在一些难题尚未解决，其中核心难题就是蚀刻部分，另外一些消息显示中芯国际也在开发GAA相关技术。

▲业内对半导体工艺发展的一些预测

在未来的发展前景上，目前各大厂商所使用的横向的纳米线或纳米片可能只能在3nm到2nm时代有用，这意味着大量的资金投入可能只能维持一代节点。在2nm节点之下，横向布置的方案就会变得不可用，这是因为一个标准的单元最起码需要三层纳米片或者纳米线才能完成，2nm时代横向方案完成三层设计几乎是不可能的。其中被选的方案包括垂直纳米线或者互补场效应晶体管。总的来看，目前的技术储备依旧足够人们利用现有的半导体制造工艺和设计演进至2nm甚至1nm时代，至于未来进一步的发展，目前尚不得而知。