历史上的今天
今天是：2025年07月02日（星期三）
2019年07月02日 | 欧菲光与南昌政府签订10亿元预付款协议
2019-07-02 来源：爱集微
距离正式宣布引入南昌市政府资金后不久，欧菲光在6月28日晚间发布了有关于与南昌政府鉴定《预付款协议》的公告。
本协议仅为预付款协议，协议签署后，南昌产盟投资将立即启动全面尽职调查、审计及评估工作，最终股权交易或增资扩股协议应在履行各方所需的相应程序且南昌产盟投资取得相关部门核准同意本次股权交易或增资扩股事项的相关文件后由各方另行签订。
据了解，欧菲光集团股份有限公司、及全资子公司深圳欧菲创新科技有限公司（以下简称“欧菲创新”）、欧菲生物识别于2019 年6 月28 日与南昌产盟投资签署了《预付款协议》，南昌产盟投资同意支付100,000 万元人民币预付款，以增资或股权转让的方式持有欧菲生物识别相应股权，具体股权占比按照最终审计评估的评估价值为基础确定。
回顾事件始末，南昌市产盟投资管理有限公司（以下简称“南昌产盟投资”）同意支付100,000 万元人民币预付款，以增资或股权转让的方式持有南昌欧菲生物识别技术有限公司（以下简称“欧菲生物识别”）相应股权，具体股权占比各方同意按照最终审计评估的评估价值为基础确定。
有关于本协议的主要内容，包含南昌产盟投资同意支付100,000 万元人民币预付款至约定账户，以增资或股权转让的方式持有欧菲生物识别相应股权，具体股权占比按照最终审计评估的评估价值为基础确定。
在自本协议生效之日起六个月内，如南昌产盟投资没有取得相关部门同意本次持股或增资扩股事项的相关文件或如未完成持股事项，则南昌产盟投资有权解除本协议，不再实施本协议项下持股或增资扩股事宜，南昌产盟投资无需向各方支付任何违约金，且该笔预付款项公司和欧菲生物识别须在之后五个工作日内全额退还南昌产盟投资并按年化5%利率支付利息，公司及欧菲生物识别、欧菲创新三方共同履行上述还款义务以及由此可能产生的诉讼费、律师费、评估费、拍卖费、损失赔偿等并向南昌产盟投资承担连带保证责任，保证期为三年。公司、欧菲生物识别、欧菲创新承诺履行对外担保的董事会及股东会决议等相关审批程序。因公司、欧菲生物识别、欧菲创新三方的原因导致上述担保无效的，公司、欧菲生物识别、欧菲创新三方应共同承担退还预付款及支付利息等责任。
另外，如各方正式签订有关股权交易或增资扩股协议，南昌产盟投资有权单方决定需收购或增资的股权比例并将本协议约定的预付款项抵作股权款或增资款并多退少补。
欧菲光及欧菲创新同意将其各自持有欧菲生物识别的全部股权在本合同签订后两个月内向南昌产盟投资提供质押担保，并在工商部门完成质押登记手续； 在质押登记手续办理前，担保人蔡荣军先生作为公司董事长及法定代表人，承诺为股权预付款的退还义务等提供连带担保责任，该担保责任在质押登记手续全部办理完毕之日终止。 而南昌产盟投资于2019 年6 月28 日前（含）将该笔款项转入公司指定账户。公司收到预付款项之日起当日内向南昌产盟投资出具《预付款项资金收妥确认函》。
欧菲光表示：“本事项有利于优化公司资产负债结构，提高公司运营效率，增强盈利能力，符合公司未来战略发展方向。”
史海拾趣
|
本帖最后由 paulhyde 于 2014-9-15 09:08 编辑 单片机外围电路设计及C语言编程视频教程内容目录V2，看看觉得好的，去迅雷搜一下 陈天祥 十天学会单片机，很好的视频教程 … 查看全部问答＞ |
|
一般民用选择监控摄像机都以模拟产品为主，主要是价格优势，但作为担负着安防监控“眼睛”使命的重任，通观整个中国监控摄像机市场，我们可以看到不仅产品型号众多，形式各样，就连产品品牌也是鱼龙混杂良莠不齐，这为民用选购监控摄像机带来了阻碍 ...… 查看全部问答＞ |
|
我的arm带有wince5.0的系统，通过usb和pc相连，我现在要实现两者的实时通信：在arm和pc上各写个应用程序，双方能实时收发数据。 arm接到pc上后，pc能够检测到， 我写了个vc的应用程序 调用了 createfile（）打开了设备，调用writefile（）向usb口 ...… 查看全部问答＞ |
|
我的问题是这样的，我要用CPLD设计几个逻辑模块，完成这样的功能：主要是来处理两个只有很短时间间隔的脉冲信号，用CPLD来记下这两个信号的时间间隔，并把这个时间t通过USB接口芯片传给上位机。请问我这CPLD中的逻辑电路 ...… 查看全部问答＞ |
|
开发板为sbc8260，原来跑的是vxworks，现在想跑Linux，由于没有烧写器，所以想用vxworks的引导程序bootrom来引导Linux，而且我相信应该是可以的。 我理解vxworks的bootrom引导过程：bootrom通过tftp将vxworks映像下载到地址0x00010000，然后跳到地 ...… 查看全部问答＞ |
|
在VHDL中，使用一个时钟的两个沿（上升沿、下降沿）对同一信号进行修改方法 解决方法：使用“异或”(xor)逻辑。示例如下： process (CLK) begin if rising_edge(CLK) then ...… 查看全部问答＞ |